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DisciplinaIntrodução Aos Sistemas Lógicos Digitais12 materiais142 seguidores
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5.56. Para cada afirmação, indique o tipo de FF que está sendo descrito. 
 (a) Tem entrada SET e CLEAR, mas não tem uma entrada CLK. 
 (b) Comuta a cada pulso de CLK quando suas entradas de controle estão ambas em 
nível ALTO. 
 (c) Tem uma entrada ENABLE em vez de uma entrada CLK. 
 (d) É usado para transferir dados facilmente de um registrador para outro. 
 (e) Tem apenas uma entrada de controle. 
 (f) Tem duas saídas complementares entre si. 
 (g) Pode mudar de estado apenas na transição ativa de CLK. 
 (h) É usado em contadores binários. 
 
5.57. Defina os seguintes termos: 
 (a) Entradas assíncronas 
 (b) Disparado por borda 
 (c) Registrador de deslocamento 
 (d) Divisão de frequência 
 (e) Transferência assíncrona 
 (f) Diagrama de transição de estados 
 (g) Transferência paralela de dados 
 (h) Transferência serial de dados 
 (j) Entradas Schimitt-trigger 
 
5.58. Simule o projelo em Verilog de um latch S-R construído com portas NAND. O que 
faz esse latch S-R se um comando de entrada \u2018inválido\u2019 é aplicado? Sabendo que 
qualquer latch S-R pode ter resultado de saída incomum, quando um comando de 
entrada inválido é aplicado, você deve simular essa condição de entrada, assim como 
os comandos set, reset e manutenção normais do latch. Alguns projetos de latch 
apresentam tendência de oscilação da saída quando um comando inválido é seguido 
por um comando de manutenção. Verifique isso na sua simulação. 
 
5.59. Escreva um arquivo de projeto Verilog para um latch S-R de entrada de nível 
ALTO. Simule funcionalmente o projeto. 
 
5.60. Modifique a descrição do latch S-R implementado no exercício 5.58 para fazer o 
reset S-R de uma entrada inválida ser aplicado. Faça a simulação do projeto. 
 
5.61. Acrescente saídas invertidas ao exemplo implementado no exercício 5.58. 
Verifique o funcionamento com uma simulação. 
 
5.62. Implemente e simule em Verilog um latch D. 
 
5.63. Crie um latch transparente de 4 bits com uma entrada enable (de habilitação) em 
Verilog e simule seu projeto. 
 
5.64. Um flip-flop T possui uma única entrada de controle (T). Quando T=0, o flip-flop 
está no estado em que não há mudança (no change), de forma semelhante a um FF JK 
quando J=K=0. Quanto T=1, o flip-flop está no modo de comutação, como acontece 
com um FF JK com J=K=1. Crie um projeto e simule em Verilog para um flip-flop T. 
 
5.65. Crie e simule um registrador de deslocamento de 4 bits (Figura 5.43a). Utilize a 
linguagem Verilog. 
 
5.66. Crie e simule em Verilog o circuito apresentado na Figura 5.44. 
 
5.67. Crie e simule em Verilog o circuito apresentado na Figura 5.57. 
 
5.69. Crie e simule em Verilog o circuito apresentado na Figura 5.93.
Douglas
Douglas fez um comentário
que bosta!
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Bruna
Bruna fez um comentário
por um acaso tem respostas esses exercicios?
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Bruna
Bruna fez um comentário
por um acaso tem respostas esses exercicios?
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