ARQUITETURA_DE_COMPUTADORES_A2

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Iniciado em domingo, 14 mai 2023, 15:25
Estado Finalizada
Concluída em domingo, 14 mai 2023, 15:31
Tempo
empregado
6 minutos 24 segundos
Avaliar 5,00 de um máximo de 10,00(50%)
Questão 1
Incorreto
Atingiu 0,00 de 1,00
Questão 2
Correto
Atingiu 1,00 de 1,00
O mapeamento do tipo conjunto associativo representa uma fusão da memória associativa com o mapeamento direto. Como suas
principais vantagens, podemos citar uma maior e�ciência em relação ao mapeamento direto e uma complexidade de hardware mais
baixa em relação à memória associativa.
Para esta questão, suponha uma memória cache vazia composta por oito linhas do tipo 2-way set associative, que utiliza o mecanismo
LRU para a substituição dos blocos. Suponha, ainda, que serão demandados os blocos de acordo com a seguinte ordem: 10; 4; 2; 3; 18;
2; 3; 12; 3; 2; 4; 18.
Marque a alternativa que contém, respectivamente, a quantidade de miss e de hits ocorridos até o �m da sequência de utilização dos
blocos,
a. 6; 7.
b. 4; 7.
c. 5; 8. 
d. 7; 6.
e. 8; 5.
Nos sistemas de memória, a organização dos blocos armazenados é denominada mapeamento. Sendo mais especí�co em relação à
cache, o mapeamento envolve as políticas e os mecanismos que possam direcionar o bloco dentro da cache; e, consequentemente,
como localizá-lo em futuras demandas.
Ainda quanto à cache, existem três tipos de mapeamento: memória associativa, mapeamento direto e conjunto associativo. No
mapeamento direto e no conjunto associativo, cada bloco tem, exatamente, uma única posição (linha) para ser armazenado.
Para esta questão, suponha uma memória composta por oito linhas que receberá os seguintes blocos: 33, 28, 47 e 10.
Agora, selecione a alternativa que contém a sequência correta dos números das linhas que receberão os blocos.
a. 1; 4; 7; 2.
b. 2; 5; 7; 3.
c. 1; 2; 3; 4.
d. 4; 1; 7; 2.
e. 2; 4; 6; 1.
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Questão 3
Correto
Atingiu 1,00 de 1,00
Questão 4
Correto
Atingiu 1,00 de 1,00
Para a utilização do barramento e de alguns dispositivos de I/O (Input/Output– em português, entrada/saída); e, também, de serviços
baseados em conexão das redes de comunicação de dados, adota-se um mecanismo denominado handshake. Com o
handshake,garante-se que ou o dispositivo ou o canal poderá ser utilizado por aquele que conseguiu fechar a conexão.
Para esta questão, sequencie as etapas listadas a seguir, do ponto de vista do solicitante da conexão, de acordo com a ordem em que
ocorrem.
(_) Envio de um sinal de requisição de uso (REQ).
(_) Envio de um sinal ACK.
(_) Espera de um sinal de concessão de uso (ACK).
(_) Envio das informações.
Selecione a alternativa que contém a sequência correta.
a. 1; 3; 4; 2.
b. 1; 4; 3; 2.
c. 3; 1; 2; 4.
d. 4; 2; 1; 3.
e. 1; 3; 2; 4.
A manipulação da memória cache envolve algumas políticas em relação ao seu mapeamento e à substituição de seus blocos. Estas
políticas impactam, diretamente, a sua estruturação. Podemos distinguir o mapeamento em três tipos: memória associativa,
mapeamento direto e conjunto associativo. Por sua vez, as políticas de substituição de blocos são divididas em LRU, em LFU e em
FIFO. Ainda quanto à substituição dos blocos, podemos destacar as políticas de escrita, de write-back e de write-through. Para esta
questão, analise o texto a seguir e complete as lacunas apropriadamente.
A estruturação de uma memória cache pode ser dividida nos seguintes campos: ____ (que contém a identi�cação do bloco) e o próprio
conteúdo do bloco. Além desses dois campos básicos, podemos encontrar um campo que informa a última utilização do bloco, quando
a política de escrita for do tipo ____; um campo que informa a quantidade de acessos ao bloco, quando for usado o ____ ; e um campo
que indica se o bloco foi modi�cado, quando a política de escrita for do tipo ____.
Assinale a alternativa que contém a ordem correta de preenchimento.
a. Tag; LRU; LFU; write-back.
b. Tag; LRU; LFU; write-through.
c. Content; LRU; LFU; write-back.
d. Tag; LFU; LRU; write-back.
e. Tag; FIFO; LFU; write-back.
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Questão 5
Incorreto
Atingiu 0,00 de 1,00
Questão 6
Correto
Atingiu 1,00 de 1,00
Um computador é composto por vários níveis de memória. Cada nível de memória apresenta as suas particularidades em relação à
capacidade de armazenamento, ao tempo de acesso, à complexidade do circuito e ao custo de implementação. Para esta questão,
numere os tipos de memória abaixo apresentados, iniciando, com o valor 1, pela memória que estiver mais próxima ao processador
dentro de um computador normalmente vendido:
(_) Pendrive USB;
(_) GPR;
(_) SRAM;
(_) DDR4.
Assinale a alternativa que apresente a sequência correta.
a. 1; 2; 3; 4.
b. 4; 3; 2; 1. 
c. 3; 4; 1; 2.
d. 2; 1; 4; 3. 
e. 2; 4; 1; 3.
Nos computadores atuais, a memória cache poderá ser subdivida em níveis – por exemplo, em três níveis: L1, L2 e L3. Nessa
subdivisão, o nível 1 representa o nível mais alto – ou seja, o nível em que está, dentro da hierarquia de memória, �ca abaixo apenas
dos registradores. Independentemente do nível, há a necessidade de projetar a sua estruturação e de haver mecanismos para distribuir
os blocos a serem armazenados pelas suas linhas. Essa forma de organização dos blocos é denominada mapeamento. Dentro da
memória cache, podemos encontrar três tipos de mapeamentos, assim enumerados: (i) memória associativa; (ii) mapeamento
direto; (iii) o conjunto associativo.
Assinale a alternativa que contém, respectivamente, o tipo que ocupa a menor área de implementação (densidade relativa à um bit por
área); o que tende a ser mais e�ciente; e o mais caro e o mais utilizado:
a. (iii); (i); (i); (ii).
b. (ii); (ii); (i); (iii).
c. (ii); (i); (i); (iii).
d. (iii); (ii); (i); (iii).
e. (i); (ii); (ii); (iii).
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Questão 7
Incorreto
Atingiu 0,00 de 1,00
Questão 8
Incorreto
Atingiu 0,00 de 1,00
No mapeamento direto e no conjunto associativo, cada bloco pode ser endereçado a somente uma linha. O número da linha é gerado
por meio dos N bits menos signi�cativos da identi�cação do bloco, em que N é dado pela expressão N=log K (com K igual ao número
de linhas da cache).
Para esta questão, suponha uma memória composta por oito linhas em que deverão ser armazenados os seguintes blocos: 33, 28, 47 e
10. Suponha, ainda, que o endereçamento do bloco é realizado com umapalavra de 8 bits.
Selecione a alternativa que contém a sequência correta das tags a serem armazenadas.
a. 00100; 00011; 00101; 00001.
b. 00100001; 00011100; 00101111; 00001010.
c. 00101; 00111; 01101; 10001.
d. 00001; 00101; 00011; 00100. 
e. 00101010; 00111001; 01101100; 10001010.
(2)
A memória cache pode ser estruturada em uma das três formas seguintes: memória associativa, mapeamento direto e conjunto
associativo. O mapeamento de memória remete a como os blocos poderão estar distribuídos; e, consequentemente, a como os blocos
demandados pelo processador poderão ser localizados na cache. O tipo de mapeamento tem consequências diretas não somente em
relação à forma de implementação, mas, também, em relação à sua e�ciência.
Para esta questão, analise as a�rmativas a seguir, assinalando, com “V”, aquela(s) que você julgar ser verdadeira(s) e, com “F”, a(s) que
avaliar ser falsa(s).
(_) O conjunto associativo atenua os problemas da cache implementada com mapeamento direto, pois possibilita que dois ou mais
blocos de mesma característica estejam armazenados, concomitantemente, na memória cache.
(_) No mapeamento direto, armazenam-se todos os bits que compõem o campo de referência do bloco, pois isso facilita a manipulação
do decodi�cador de linha.
(_) Memórias associativas são, geralmente, empregadas em caches L3, devido à sua alta e�ciência, atenuando os acessos ao próximo
nível da hierarquia de memória, que é representado pela memória principal.
(_) Memórias associativas tendem a ter menor capacidade de armazenamento, devido à sua complexidade de hardware, que é
composto por comparadores paralelos aos circuitos de seleção.
Selecione a alternativa que contém a sequência correta.
a. F; V; F; V.
b. F; V; V; F. 
c. V; V; F; V.
d. V; F; F; V.
e. V; F; V; F.
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Questão 9
Incorreto
Atingiu 0,00 de 1,00
Questão 10
Correto
Atingiu 1,00 de 1,00
Atualmente, os sistemas computacionais podem ser implementados a partir de codi�cações com HDL (Hardware Description Language–
em português, linguagem de descrição de hardware). Duas linguagens dominam o mundo das HDL: Verilog e VHDL. A partir do código, é
possível fazer a síntese de circuitos com ferramentas integradas, de modo a permitir, antes da concepção física, a simulação dos
circuitos; e a veri�car a correção de suas funcionalidades.
Para esta questão, assinale, com “V”, a(s) a�rmativa(s) que você julgar verdadeira(s) e, com “F”, a(s) que considerar falsa(s).
(_) Em Verilog, a de�nição “reg [7:0] Memory[255:0];” de�ne um vetor de registradores com oito (zero a sete) linhas e com uma largura
de 256 (0 a 255) bits.
(_) Em Verilog, a de�nição “inout” indica que o pino do circuito permite apenas a entrada de valores.
(_) Verilog permite a manipulação de “if ternário” igual à linguagem C/C++. Por exemplo, a linha “data[7:0] = (~rw && en) ? 8'bz :
databuffer[7:0];” consiste em um “if ternário”.
(_) Em manipulação de hardware, o bit menos signi�cativo (LSB; Least Signi�cant Bit– em português, bit menos signi�cativo) é o bit mais à
direita, referenciado como “bit 0”.
Assinale a alternativa que contém a sequência que você avalie ser correta.
a. V; F; F; V.
b. V; V; F; F.
c. V; F; V; F. 
d. F; F; V; V.
e. F; V; F; V.
Para que possamos caracterizar os barramentos de modo a permitir, ainda, comparações entre vários modelos, temos que levantar as
suas descrições técnicas ou métricas computacionais. Tais métricas envolvem as questões físicas, de gerenciamento e de desempenho.
Para esta questão, suponha as seguintes métricas:
I – largura do barramento: inerente ao tamanho das palavras trafegadas;
II – topologia – organização física do barramento;
III – arbitragem – modo gerenciamento do barramento;
IV – throughput– vazão do �uxo no barramento.
Relacione as métricas acima com as informações relacionadas abaixo:
(_) descentralizada, baseada em token;
(_) 32 bits;
(_) 10 Gbps;
(_) anel.
Agora, selecione a alternativa que contém a sequência correta.
a. 3; 1; 2; 4.
b. 3; 1; 4; 2.
c. 4; 1; 3; 2.
d. 3; 4; 1; 2.
e. 1; 3; 4; 2.
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