Sistemas Embarcados_EstacioEAD_EX2

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<p>Você acertou 6 de 9 questões</p><p>Verifique o seu desempenho e continue treinando! Você pode refazer o exercício quantas vezes</p><p>quiser.</p><p>Verificar Desempenho</p><p>1 Marcar para revisão</p><p>Uma habilidade importante a um profissional na área de circuitos digitais é inferir a funcionalidade de</p><p>um circuito preexistente. Considere o circuito sequencial mostrado a seguir.</p><p>Assinale a única alternativa que descreve corretamente a funcionalidade do circuito acima.</p><p>A</p><p>B</p><p>C</p><p>D</p><p>E</p><p>A saída é setada quando os valores das entradas são diferentes entre si.</p><p>A saída é setada quando os valores das entradas são diferentes do que foram no pulso</p><p>anterior.</p><p>A saída é setada quando as entradas forem diferentes por três pulsos de clock.</p><p>A saída é setada quando a entrada A é setada primeiro e depois a entrada B é setada.</p><p>A saída é setada quando a entrada B é setada primeiro e depois a entrada A é setada.</p><p>Resposta correta</p><p>Parabéns, você selecionou a alternativa correta. Confira o gabarito comentado!</p><p>Gabarito Comentado</p><p>A partir do circuito pode-se elaborar a tabela-verdade do mesmo. Nessa tabela, podemos</p><p>verificar que o estado interno muda de 0 para 1 apenas quando as entradas forem A�1 e B�0.</p><p>Portanto, quando A é setado primeiro. Apenas quando o estado é 1 e as entradas são A�0 e B�1,</p><p>ou seja, B é setado depois de A) é que a saída é setada. Conforme tabela abaixo.</p><p>2 Marcar para revisão</p><p>Suponha que você precise projetar um circuito de quatro entradas representado pelo mapa de</p><p>Karnaugh abaixo. Qual é a menor equação lógica que representa o circuito a ser projetado?</p><p>Assinale a opção correta:</p><p>A</p><p>B</p><p>C</p><p>D</p><p>E</p><p>¯̄¯̄¯̄xy + ¯̄¯̄̄ ¯̄zw + ¯̄̄z</p><p>¯̄̄z + ¯̄x̄</p><p>y. ¯̄̄z. ¯̄¯̄w.x. ¯̄̄z.w + ¯̄x̄. ¯̄̄y.w + ¯̄x̄. y. z</p><p>¯̄¯̄w. ¯̄x̄. y + ¯̄̄z.x. y + ¯̄̄z.w. ¯̄̄y + z. ¯̄x̄</p><p>¯̄x̄. z + ¯̄x̄. ¯̄̄y.w + ¯̄̄z.w</p><p>Resposta correta</p><p>Parabéns, você selecionou a alternativa correta. Confira o gabarito comentado!</p><p>Gabarito Comentado</p><p>Essa alternativa agrupa os bits 1, e apenas os bits em 1, nos maiores conjuntos possíveis,</p><p>conforme método de minimização por mapa de Karnaugh.</p><p>Essa alternativa agrupa os bits 1, e apenas os bits em 1, nos maiores conjuntos possíveis,</p><p>conforme método de minimização por mapa de Karnaugh.</p><p>Cuja leitura é: ̄ ¯̄w̄. ¯̄x̄. y + ¯̄̄z.x. y + ¯̄̄z.w. ¯̄̄y + z. ¯̄x̄.</p><p>3 Marcar para revisão</p><p>O diagrama de estados da figura a seguir é um exemplo de um detector de sequência, que ativa a</p><p>saída quando uma sequência específica de bits é colocada na entrada, um a cada pulso de clock.</p><p>Com base nesse diagrama, assinale a única alternativa que representa uma sequência bits que seja</p><p>detectado por essa máquina de estados.</p><p>A</p><p>B</p><p>C</p><p>D</p><p>E</p><p>Qual é a sequência de bits detectada por esse circuito? Assinale a opção correta:</p><p>000.</p><p>111.</p><p>101010.</p><p>10101011.</p><p>0010101011.</p><p>Resposta correta</p><p>Parabéns, você selecionou a alternativa correta. Confira o gabarito comentado!</p><p>Gabarito Comentado</p><p>A</p><p>B</p><p>A máquina de estados avança do estado 00 para 01, 10, e 11 apenas quando a entrada é 1.</p><p>Portanto, são necessários três ‘1ʼ em sequência para a saída ser ativada. Qualquer ‘0ʼ na entrada</p><p>leva a máquina de volta ao estado 00.</p><p>4 Marcar para revisão</p><p>Um sistema digital é composto por dois blocos ou circuitos que trabalham em conjunto para realizar</p><p>a funcionalidade projetada para o sistema. São os circuitos operativo e de controle. Assinale a única</p><p>alternativa que faz afirmações corretas e coerentes sobre essa estrutura e os sinais envolvidos</p><p>nesse trabalho em conjunto dos dois circuitos.</p><p>O circuito de controle envia comandos (ao circuito operativo) que irão fazer a verificação do</p><p>estado atual dos dados (ex: se o valor de um registrador é menor que outro). Apenas</p><p>quando forem necessárias informações sobre o estado atual da FSM (máquina de estados</p><p>finitos) o circuito operativo enviará sinais com esses estados ao circuito de controle.</p><p>Quando o circuito operativo precisar fazer seleção de dados ou operações aritméticas ou</p><p>habilitar escrita em registradores e outras operações do tipo, então ele solicita esses</p><p>comandos ao circuito de controle utilizando sinais de status. Quando o circuito de controle</p><p>precisar de informações sobre o estado atual dos dados (ex: como se o valor de um</p><p>registrador é menor que outro para entrar ou não num laço) o circuito de controle envia</p><p>sinais com esses comandos ao circuito operativo.</p><p>C</p><p>D</p><p>E</p><p>O circuito de controle envia ao circuito operativo (a cada pulso de clock) comandos que irão</p><p>fazer seleção de dados, a seleção de operações aritméticas, habilitar escrita em</p><p>registradores e outras operações do tipo. Quando o circuito de controle precisar de</p><p>informações sobre o estado atual dos dados (como se o valor de um registrador é menor</p><p>que outro, para entrar ou não num laço), o circuito de controle lê os sinais com esses</p><p>estados (provenientes do circuito operativo).</p><p>O circuito de controle recebe sinais externos de controle e gera sinais externos de controle,</p><p>enquanto o circuito operativo trabalha de forma paralela, mas independente, recebendo</p><p>sinais externos de dados, operando sobre eles e gerando sinais externos de dados. O</p><p>trabalho em conjunto dos dois blocos se dá pela produção independente de operações</p><p>sobre dados e de controle, sincronizados pelo sinal de clock.</p><p>O circuito de controle é composto por um circuito sequencial do tipo máquina de estados</p><p>finitos, que captura o comportamento sequencial de um algoritmo e faz todo ordenamento</p><p>de operações que devem ser realizadas pelo circuito operativo, de forma que resta ao</p><p>circuito operativo fazer apenas operações combinacionais sobre os dados (conforme os</p><p>sinais de controle recebidos). Se eventualmente houver mudança de estados nos circuitos</p><p>combinacionais, o bloco operativo envia sinais de estado ao circuito de controle.</p><p>Questão não respondida</p><p>Opa! A alternativa correta é a letra C. Confira o gabarito comentado!</p><p>Gabarito Comentado</p><p>O circuito de controle realmente envia sinais de controle ao circuito operativo. Esses sinais</p><p>fazem seleção em multiplexadores, estão ligados às entradas load e clear de registradores, para</p><p>habilitar sua escrita ou limpá-los, fazem a seleção da operação em somadores/subtratores, etc.</p><p>O bloco operativo realiza essas operações e usa circuitos como comparadores e contadores</p><p>A</p><p>B</p><p>C</p><p>para disponibilizar sinais de estado ao circuito de controle. Quando o circuito de controle estiver</p><p>num estado que precise dessas informações, elas estão disponíveis nesses sinais.</p><p>5 Marcar para revisão</p><p>Sua equipe projetou um contador de módulo 60 para ser usado num sistema digital para um cliente.</p><p>O esquemático está abaixo. Para testar esse circuito vocês usaram um pulso de clock com período</p><p>de 100ns, com bordas de subidas nos instantes 100ns, 200ns, 300ns, etc. A simulação desse circuito</p><p>durou 1ms, e a entrada “enb” foi alterada nos instantes 399ns, 599ns e 799ns. Ao final da simulação,</p><p>o valor não era o esperado. Assinale a alternativa que indica a origem do problema.</p><p>O projeto do circuito possui um erro, pois as entradas dos dois multiplexadores estão</p><p>invertidas.</p><p>O projeto do circuito está correto, mas o teste está errado, pois sua duração foi muito</p><p>pequena.</p><p>O projeto do circuito possui um erro, pois está faltando um deslocador aritmético à</p><p>esquerda.</p><p>D</p><p>E</p><p>O projeto do circuito está correto, mas o teste está errado pois as entradas do elemento de</p><p>memória mudaram entre o tempo de setup e o tempo de hold.</p><p>O projeto está errado, pois esse é o circuito de um contador binário de 6 bits e não um</p><p>contador de módulo 60 e o teste está errado, pois se o período é de 100ns, então o tempo</p><p>entre as bordas leva 200ns.</p><p>Questão não respondida</p><p>Opa! A alternativa correta é a letra D. Confira o gabarito comentado!</p><p>Gabarito Comentado</p><p>O projeto do circuito está correto e o esquemático é exatamente o de um contador de módulo</p><p>60. Porém, o multiplexador que está conectado à entrada do elemento de memória tem sua</p><p>seleção (entrada “enb”) alterada praticamente na borda de subida do clock �1ns antes). Isso deve</p><p>levar a mudanças</p><p>na entrada do elemento de memória durante o intervalo de tempo (t -t</p><p>a t + ) em que ela deveria ficar constante.</p><p>clock setup</p><p>clock thold</p><p>6 Marcar para revisão</p><p>Suponha que você foi contratado para projetar um sistema digital que precisa que seus circuitos</p><p>sequenciais mantenham suas saídas estáveis ao longo do pulso de clock. Outro requisito do cliente é</p><p>que ele opere em frequência máxima. Com base nessas informações, assinale a alternativa que</p><p>corresponde a tomadas de decisão mais adequadas a esse projeto.</p><p>A</p><p>B</p><p>C</p><p>D</p><p>E</p><p>Para operar na frequência máxima devemos conhecer o atraso da lógica combinacional do</p><p>circuito, obtido a partir da tabela-verdade da parte combinacional, e para manter as saídas</p><p>estáveis fazemos a minimização por mapa de Karnaugh.</p><p>Para manter as saídas estáveis projetamos uma máquina de estados de Mealy e para operar</p><p>em frequência máxima precisamos conhecer o atraso da lógica combinacional.</p><p>As saídas do circuito sempre estarão estáveis ao longo do pulso de clock, de forma que não</p><p>é necessário cuidado especial no projeto quanto a isso, e para operar em frequência</p><p>máxima devemos projetar o circuito tempo a menor quantidade possível de elementos de</p><p>memória, pois são eles que exigem sincronismo por pulso de clock.</p><p>Ambas as solicitações podem ser atendidas realizando o projeto agrupando a lógica de</p><p>próximo estado e a lógica de saída numa única lógica combinacional, de modo que os</p><p>atrasos desses dois elementos estejam agrupados e que as saídas possam envolver</p><p>quaisquer sinais de entrada dessa tabela-verdade.</p><p>Para manter as saídas estáveis projetamos o circuito a partir de duas tabelas-verdade, e</p><p>utilizamos apenas a tabela-verdade da lógica de saída (que tem apenas o estado atual</p><p>como entrada) para o projeto das saídas. Para operar com frequência máxima devemos</p><p>conhecer o tempo de setup e o atraso das entradas até o clock, o que pode ser conseguido</p><p>a partir da tabela-verdade da lógica de próximo estado.</p><p>Questão não respondida</p><p>Opa! A alternativa correta é a letra E. Confira o gabarito comentado!</p><p>Gabarito Comentado</p><p>Para manter as saídas constantes ao longo do pulso de clock é necessário que elas dependam</p><p>apenas do estado atual, ou seja, sejam saídas de Moore. Uma forma de fazer isso é projetar as</p><p>saídas separando as lógicas de próximo estado e de saída, e usar apenas a tabela da lógica de</p><p>saída (que possui apenas o estado atual como entrada) para projetá-las. Isso garante que o</p><p>circuito dependa apenas do estado atual. Para operar na frequência máxima, precisamos saber o</p><p>atraso das entradas até o clock, que é justamente o atraso da lógica de próximo estado, e seu</p><p>circuito pode ser projetado a partir dessa tabela-verdade. O atraso dessa lógica deve ser</p><p>somado ao tempo de setup para obter o período mínimo (ou frequência máxima) do clock.</p><p>7 Marcar para revisão</p><p>Todos os circuitos digitais sequenciais possuem um elemento de memória, como um latch ou flip-</p><p>flop. Assim, o entendimento desses elementos é essencial ao projeto de circuitos sequenciais.</p><p>Analise o elemento de memória abaixo e o diagrama de temporização de suas entradas, completando</p><p>o diagrama com a temporização de sua saída. Então assinale a única alternativa que apresenta</p><p>corretamente os valores de Q nos instantes t , t , t e t , respectivamente.1 2 3 4</p><p>A</p><p>B</p><p>C</p><p>D</p><p>E</p><p>1, 0, 0, 1.</p><p>1, 0, 1, 1.</p><p>0, 1, 1, 0.</p><p>0, 1, 0, 0.</p><p>1, 1, 0, 0.</p><p>Resposta correta</p><p>Parabéns, você selecionou a alternativa correta. Confira o gabarito comentado!</p><p>Gabarito Comentado</p><p>O circuito é um latch S�R sensível ao nível do clock. A é a entrada R e B é a entrada S do latch.</p><p>Em t o latch foi setado �S�B�1�, então Q�1. Em t ele foi resetado �A�R�1�, então Q�0. Em t</p><p>nada mudou, pois embora tenha havido pulsos em A e B, eles ocorreram no nível baixo do clock.</p><p>Então Q�0. Em t o latch foi resetado e logo em seguida foi setado, então Q�1.</p><p>1 2 3</p><p>4</p><p>8 Marcar para revisão</p><p>O projeto de um sistema digital levou ao seguinte diagrama de estados do circuito de controle. Com</p><p>base nele, o que você pode inferir sobre o algoritmo que descreve o comportamento do sistema?</p><p>A</p><p>B</p><p>C</p><p>D</p><p>E</p><p>O algoritmo possui uma estrutura de seleção como if-then-else dentro do qual há outra</p><p>estrutura tipo if-then-else.</p><p>O algoritmo possui uma estrutura de repetição tipo do-while dentro do qual há uma</p><p>estrutura de repetição tipo while e dentro dele uma estrutura de seleção tipo if-then-else,</p><p>sendo que em um de seus ramos há uma estrutura de repetição tipo for.</p><p>O algoritmo possui uma estrutura de seleção tipo while, dentro do qual há uma estrutura de</p><p>seleção tipo if-then-else e dentro de um de seus ramos há uma estrutura de repetição tipo</p><p>do-while.</p><p>O algoritmo possui uma estrutura de seleção tipo while, dentro do qual há uma estrutura de</p><p>repetição tipo for e dentro dele há uma estrutura de seleção tipo if-then e dentro dele outra</p><p>estrutura de seleção tipo if-then-else.</p><p>O algoritmo possui 4 estruturas de repetição tipo while, uma dentro da outra, de forma</p><p>aninhada.</p><p>Resposta correta</p><p>Parabéns, você selecionou a alternativa correta. Confira o gabarito comentado!</p><p>Gabarito Comentado</p><p>Após o início o estado s1 claramente está envolvido num laço (que começa em s2 e vai até s7�. A</p><p>condição para entrada no laço está em s1. Portanto é uma estrutura de seleção como for ou</p><p>while. Dentro do laço, s2 possui dois possíveis próximos estados, mas não está envolvido num</p><p>laço. É uma seleção entre caminhos alternativos (iniciando em s3 ou s5�. Portanto é uma</p><p>estrutura de seleção como if-then-else. Um desses ramos possui apenas comandos simples (s3</p><p>Questão 9 de 9</p><p>Corretas �6�</p><p>Em branco �3�</p><p>1 2 3 4 5</p><p>6 7 8 9</p><p>Exercicio Projeto De Circuitos Digitais Sair</p><p>A</p><p>B</p><p>e s4�, mas no outro ramo há um laço que inicia em s5 e termina em s6. Como a condição de</p><p>verificação do laço está no final (é em s6 que se escolhe se o laço continuará ou não), então</p><p>trata-se de uma estrutura de repetição tipo do-while.</p><p>9 Marcar para revisão</p><p>Quando projetados um circuito digital, além de sua funcionalidade correta, precisamos considerar</p><p>quanto tempo ele demora. Num circuito combinacional, esse tempo corresponde ao maior atraso</p><p>entre cada sinal de entrada e cada sinal de saída, que é chamado atraso crítico do circuito, ou atraso</p><p>do caminho crítico do circuito. Considere o somador paralelo de quatro bits mostrado abaixo.</p><p>Assuma que cada somador completo �F.A.� possui os seguintes atrasos de tempos: 2,1 ns para a</p><p>soma de bits e 1,7 ns para o bit de vai-um. Calcule o tempo total necessário para executar a soma de</p><p>duas palavras de quatro bits e assinale a alternativa que corresponde a esse valor.</p><p>2,1 ns.</p><p>8,4 ns.</p><p>C</p><p>D</p><p>E</p><p>1,7 ns.</p><p>7,2 ns.</p><p>15,2 ns.</p><p>Resposta correta</p><p>Parabéns, você selecionou a alternativa correta. Confira o gabarito comentado!</p><p>Gabarito Comentado</p><p>O maior caminho entre um sinal de entrada e um sinal de saída desse circuito se dá entre  c e</p><p>s . Cada soma e cada carry (vai-um) dependem diretamente de todos os carrys anteriores,</p><p>então tanto a soma do último bit (s ) quanto o carry-out (c ) dependem do atraso dos 3 carrys</p><p>anteriores �3 � 1,7ns), mais o atraso da soma maior �2,1 ns�. Portanto, o tempo para executar as</p><p>duas somas é 1,7 ns x 3 � 2,1 ns = 7,2 ns.</p><p>in</p><p>3</p><p>3 o</p>