6-flip_flops_latch

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SISTEMAS LÓGICOS
Universidade Federal da Bahia
Escola Politécnica
CURSO DE ENGENHARIA ELÉTRICA
PROF. EDSON PINTO SANTANA
edsonps@ufba.br
Sistemas Lógicos 2
SUMÁRIO
6. FLIP-FLOP E LATCH
6.1. Latch: característica e estrutura
6.2. Sinais de clock: Sistemas síncronos e assíncronos
6.3. Flip-Flop disparado por clock
6.4. Simbologia IEEE
6.5. Flip-Flop SC
6.6. Flip-Flop JK
6.7. Flip-Flop T
Sistemas Lógicos 3
SUMÁRIO
6.8. Flip-Flop D
6.9. Flip-Flop mestre / escravo
6.10. Conversão entre Flip-Flop's
6.11. Aspectos de temporização
6.12. Aplicações
Sistemas Lógicos 4
6.1. Latch: Característica e Estrutura
● Generalidades
Sistemas Lógicos 5
6.1. Latch: Características e Estrutura
● Implementação com portas NAND
● Estados de repouso
Sistemas Lógicos 6
6.1. Latch: Características e Estrutura
● Operação: SET
Sistemas Lógicos 7
6.1. Latch: Características e Estrutura
● Operação: RESET ou CLEAR
Sistemas Lógicos 8
6.1. Latch: Características e Estrutura
● Operação: resumo
Sistemas Lógicos 9
6.1. Latch: Características e Estrutura
● Tabela-Característica
Sistemas Lógicos 10
6.1. Latch: Características e Estrutura
● Implementação com portas NOR
Sistemas Lógicos 11
6.1. Latch: Características e Estrutura
● Implementação com portas NOR
Sistemas Lógicos 12
6.1. Latch: Características e Estrutura
● Aplicações
Sistemas Lógicos 13
6.1. Latch: Características e Estrutura
● Aplicações
Sistemas Lógicos 14
6.2. Sinais de Clock
● Trem de pulsos
● Transições positivas e negativas: controle dos Flip 
Flop's
Sistemas Lógicos 15
6.2. Sinais de Clock: Sistemas Síncronos e Assíncronos
● Sistemas assíncronos: as saídas podem mudar de estado em qualquer 
instante de tempo, ocorrendo normalmente no instante em que uma ou 
mais entradas mudarem de estado. Características:
– Maior dificuldade no projeto;
– Maior dificuldade para análise de defeitos;
● Sistemas síncronos: as saídas podem mudar de estado em instantes de 
tempo controlados por um sinal de CLOCK. Características:
– Representam a maioria dos sistemas digitais;
– Clock distribuído por todas as partes do sistema;
Sistemas Lógicos 16
6.3. Flip-Flop Disparado por Clock
● Normalmente as saídas mudam de estado apenas na 
transição do clock
● Entradas de controle síncronas: produzem efeito 
apenas na transição do clock
● Entradas assíncronas: produzem efeito em qualquer 
instante de tempo
Sistemas Lógicos 17
6.3. Flip-Flop Disparado por Clock
● Operação:
Sistemas Lógicos 18
6.3. Flip-Flop Disparado por Clock
● Detectores de borda:
Sistemas Lógicos 19
6.3. Flip-Flop Disparado por Clock
● Estrutura básica de um Flip-Flop SC:
Sistemas Lógicos 20
6.4. Simbologia IEEE
● Flip-Flop JK com entradas de controle assíncronas
Sistemas Lógicos 21
6.4. Simbologia IEEE
● Bloco de controle comum
Sistemas Lógicos 22
6.5. Flip-Flop SR
● Diagrama de estados:
0 1
S R
0 0
0 1
S R
0 0
1 0
S R
1 0
S R
0 1
Sistemas Lógicos 23
6.5. Flip-Flop SR
● Tabelas-verdade
0 0
0 1 0
1 0 1
1 1 X
S
n
R
n
Q
n+1
Q
n 0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 X
1 1 1 X
S
n
R
n
Q
n
Q
n+1
0 X
1 0
0 1
X 0
Q
n
 → Q
n+1
S
n
R
n
0 → 0
0 → 1
1 → 0
1 → 1
(a) Tabela Característica (b) Tabela de Transição (c) Tabela de Excitação
Sistemas Lógicos 24
6.5. Flip-Flop SR
Q'
n
Q
n
S'
n
R'
n 0 
0
1 
1
S'
n
R
n 0 
2
0 
3
S
n
R
n X 
6
X 
7
S
n
R'
n 1 
4
1 
5
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 X
1 1 1 X
S
n
R
n
Q
n
Q
n+1
● Mapa de Karnaugh
● Equação Lógica: Q
n+1
 = S
n
 + Q
n
.R'
n
Sistemas Lógicos 25
6.5. Flip-Flop SR
● Utilizando apenas portas NAND:
Qn1=S n .Q n . Rn
Sistemas Lógicos 26
6.5. Flip-Flop SR
● Utilizando apenas portas NOR:
Qn1=S n QnRn
Sistemas Lógicos 27
6.5. Flip-Flop SR
● Adição do clock:
Sistemas Lógicos 28
6.6. Flip-Flop JK
● Diagrama de estados:
0 1
J K
0 0
0 1
J K
0 0
1 0
J K
1 0
1 1
J K
0 1
1 1
Sistemas Lógicos 29
6.6. Flip-Flop JK
● Tabelas-verdade
0 0
0 1 0
1 0 1
1 1
J
n
K
n
Q
n+1
Q
n
Q'
n
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0
J
n
K
n
Q
n
Q
n+1
0 X
1 X
X 1
X 0
Q
n
 → Q
n+1
J
n
K
n
0 → 0
0 → 1
1 → 0
1 → 1
(a) Tabela Característica (b) Tabela de Transição (c) Tabela de Excitação
Sistemas Lógicos 30
6.6. Flip-Flop JK
Q'
n
Q
n
J'
n
K'
n 0 
0
1 
1
J'
n
K
n 0 
2
0 
3
J
n
K
n 1 
6
0 
7
J
n
K'
n 1 
4
1 
5
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0
J
n
K
n
Q
n
Q
n+1
● Mapa de Karnaugh
● Equação Lógica: Q
n+1
 = J
n
.Q'
n
 + K'
n
.Q
n
Sistemas Lógicos 31
6.6. Flip-Flop JK
● Utilizando apenas portas NAND:
Qn1=J n. Q n. Kn .Q n
K n .Qn=Kn .Qn . Q nUma vez que
Sistemas Lógicos 32
6.6. Flip-Flop JK
● Adição do clock:
Sistemas Lógicos 33
6.7. Flip-Flop T
● Diagrama de estados:
0 1
T
0
T
0
T
1
T
1
Sistemas Lógicos 34
6.7. Flip-Flop T
● Tabelas-verdade
0
1
T
n
Q
n+1
Q
n
Q'
n
0 0 0
0 1 1
1 0 1
1 1 0
T
n
Q
n
Q
n+1
0
1
1
0
Q
n
 → Q
n+1
T
n
0 → 0
0 → 1
1 → 0
1 → 1
(a) Tabela Característica (b) Tabela de Transição (c) Tabela de Excitação
Sistemas Lógicos 35
6.7. Flip-Flop T
Q'
n
Q
n
T '
n 0 
0
1 
1
T
n 1 
2
0 
3
● Mapa de Karnaugh
● Equação Lógica: Q
n+1
 = T
n
.Q'
n
 + T'
n
.Q
n
0 0 0
0 1 1
1 0 1
1 1 0
T
n
Q
n
Q
n+1
Sistemas Lógicos 36
6.8. Flip-Flop D
● Diagrama de estados:
0 1
D
0
D
1
D
1
D
0
Sistemas Lógicos 37
6.8. Flip-Flop D
● Tabelas-verdade
0 0
1 1
D
n
Q
n+1
0 0 0
0 1 0
1 0 1
1 1 1
D
n
Q
n
Q
n+1
0
1
0
1
Q
n
 → Q
n+1
D
n
0 → 0
0 → 1
1 → 0
1 → 1
(a) Tabela Característica (b) Tabela de Transição (c) Tabela de Excitação
Sistemas Lógicos 38
6.8. Flip-Flop D
Q'
n
Q
n
D '
n 0 
0
0 
1
D
n 1 
2
1 
3
● Mapa de Karnaugh
● Equação Lógica: Q
n+1
 = D
n
0 0 0
0 1 0
1 0 1
1 1 1
D
n
Q
n
Q
n+1
Sistemas Lógicos 39
6.9. Flip-Flop Mestre / Escravo
● Entradas assíncronas: RESET e PRERESET
● 2 Flip-Flop's sendo um ativado na borda de subida e 
outro na borda de descida
● Data Lockout
Sistemas Lógicos 40
6.10. Conversão entre Flip-Flop's
CIRC. COMB. FF1
E
2
E
1
Q'
Q
FF
2
● Procedimento:
Sistemas Lógicos 41
6.10.1. Flip-Flop SR em Flip-Flop JK
K'
n
K
n
Q'
n
J'
n 0 
0
0 
1
Q'
n
J
n 1 
2
1 
3
Q
n
J
n X 
6
0 
7
Q
n
J'
n X 
4
0 
5
● S
n
 = f (Q
n
, J
n
, K
n
) e R
n
 = f (Q
n
, J
n
, K
n
)
0 X 0 X
1 0 1 X
0 1 X 1
X 0 X 0
Q
n
 → Q
n+1
S
n
R
n
J
n
K
n
0 → 0
0 → 1
1 → 0
1 → 1
K'
n
K
n
Q'
n
J'
n X 
0
X 
1
Q'
n
J
n 0 
2
0 
3
Q
n
J
n 0 
6
1 
7
Q
n
J'
n 0 
4
1 
5
S
n
R
n
Sistemas Lógicos 42
6.10.1. Flip-Flop SR em Flip-Flop JK
● Circuito resultante:
Sistemas Lógicos 43
6.11. Aspectos de Temporização
● Parâmetros de temporização: tempo de setup (t
su
) e 
tempo de hold(t
h
) – valores mínimos
Sistemas Lógicos 44
6.11. Aspectos de Temporização
● Parâmetros de temporização: atraso de propagação 
(t
PLH
 e t
PHL
) - valores máximos de atraso da resposta 
em relação a cada uma das entradas do Flip-Flop.
– Depende do número de cargas acionadas pela saída
Sistemas Lógicos 45
6.11. Aspectos de Temporização
● Parâmetro de temporização:
– Freqüência máxima de clock (fmax) – valor mínimo;
– Tempo de duração de pulso de clock em nível alto (twH) e 
em nível baixo (t
wL
) e largura de pulsos nas entradas 
assíncronas – valores mínimos
Sistemas Lógicos 46
6.11. Aspectos de Temporização
● Tempo de transição de clock em dispositivos TTL 
(< 50 ns) e dispositivos CMOS (< 200 ns)
Sistemas Lógicos 47
6.11. Aspectos de Temporização
● Conexão em cascata:
Sistemas Lógicos 48
6.11. Aspectos de Temporização
● Exemplo:
● Conclusão: a saída do FF é determinado pelos níveis 
lógicos às entradas síncronas no instante 
imediatamente anterior à transição ativa do clock.
Sistemas Lógicos 49
6.12. Aplicações
● Sincronismo:
Sistemas Lógicos 50
6.12. Aplicações
● Sincronismo:
Sistemas Lógicos 51
6.12. Aplicações
● Detectar seqüência de sinais
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