SISTEMAS DIGITAIS

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Sistema Digitais Colégio Técnico Henrique Hennry 
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APRESENTAÇÃO 
 
No mundo atual, o termo digital tornou-se parte do nosso vocabulário no dia-a-
dia por causa da maneira profunda pela qual os circuitos e as técnicas digitais 
tornaram-se amplamente utilizados em quase todas as áreas de nossas vidas, 
como: computadores, automação, robôs, medicina, transportes, 
entretenimento, exploração do espaço etc. Os sistemas digitais envolve uma 
base de eletrônica geral e eletrônica digital onde o aluno envolvendo-se ao 
circuitos de sistemas digitais tem esta base para melhor entendimentos deste 
material de estudo. 
Este material de estudo tanto teórico como prático envolve uma gama de 
circuitos básicos para o estudo de sistemas digitais fundamentais para o 
entendimento das diversas áreas que atualmente são desenvolvidas no mundo 
em que a tecnologia é a chave para um bom desempenho na vida profissional. 
As praticas foram introduzidas junto a teoria reforçando o aprendizado e 
justificando o funcionamento dos circuitos de sistemas digitais estudados 
durante esta jornada. 
O material é de fácil compreensão, e lhe servira como guia de estudos dentro 
do plano de ensino traçado, não substituindo outras fontes de pesquisas para 
aprofundamento dos assuntos relacionados. Exigido apenas do aluno atenção, 
para que possa interpretar corretamente o material, para facilitar o 
entendimento será exemplificado da melhor forma, seguido por exemplos para 
que possa treinar o aprendido e fazer a verificação da sua aprendizagem. 
 
 
 
 
 
 
 
 
 
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ÍNDICE 
 
 
01 – Decodificadores 05
 1.1 Circuito Integrado Aplicação 07
 1.2 Decodificadores BCD para Decimal 08
 1.3 Decodificador BCD para 7 segmentos 09
02 – Práticas com Decodificadores 12
 2.1 Sobre o Protoboard 12
 2.1-1 Conexões no Protoboard 12
 2.2 Experiência 1 13
 2.3 Experiência 2 14
 2.3 Decodificador Driver 15
 2.4 Decodificador/drivers BCD para 7 segmentos 15
 2.5 Experiência 3 17
03 – Codificadores e prática 18
 3.1 Resumo 18
 3.2 Experiência 1 18
04 – Biestáveis (flip-flops) 19
 4-1 Latchs RS (ou travas RS) 19
 4-2 Disparo por sincronização de nível do sinal de relógio 24
 4-3 Latch D 26
 4-4 Biestáveis D disparados pela borda 28
 4-5 Biestáveis JK disparados pela borda (transição) 32
 4-6 Biestável JK mestre-escravo 35
 4-7 Práticas com flip-flop 39
 4.7-1 Experiência 1 39
 4.7-2 Experiência 2 40
 4.7-3 Experiência 3 41
 4.7-4 Experiência 4 42
05 – Contadores 44
 5.1 Contadores Assíncronos 44
 5.2 Contadores de Módulos < 2N 45
 5.3 Contadores Síncronos 47
 5.4 Práticas com contadores 49
 5.4-1 Experiência 1 49
 5.4-2 Experiência 2 51
 5.4-3 Experiência 3 52
 5.5 Contadores na forma de CI’s 53
 5.5-1 Contador 74LS90 53
 5.5-2 Experiência 5 54
 5.5-3 Experiência 6 56
 5.5-4 Experiência 7 57
 5.5-5 Experiência 8 58
 5.5-6 Experiência 9 60
 5.5-7 Experiência 10 61
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06 – Aritmética Binária 64
 6.1 Adição Binária 64
 6.2 Representação de números com sinal 65
 6.2-1 Forma do complemento a 1 66
 6.2-2 Forma do complemento a 2 66
 6.3 Representação de números com sinal com complemento a 2 67
 6.4 Negação 67
 6.5 Caso especial na representação de complemento a 2 68
 6.6 Adição no sistema de complemento a 2 69
 6.7 Subtração no sistema de complemento a 2 71
 6.8 Overflow Aritmético 72
 6.9 Multiplicação de Números binários 72
 6.9-1 Multiplicação no sistema de complemento a 2 73
 6.10 Adição em BCD 73
 6.10-1Soma menor ou igual a 9 74
 6.10-2 Soma Maior do que 9 74
 6.11 Circuitos Aritméticos 76
 6.11-1 Unidade lógica e aritmética 76
 6.11-2 Meio Somador 77
 6.11-3 Meio Subtrator 78
 6.11-4 Somador 79 
 6.11-5 Subtrator 80
 6.11-6 Circuito subtrator somador 81 
 6.11-7 Somadores Paralelos na Forma de CI’S 82 
 6.12 Práticas circuitos aritméticos 83
 6.12-1 Experiência 1 83
 6.12-2 Experiência 2 84
 6.12-3 Experiência 3 84
 6.12-4 Experiência 4 85
 6.12-5 Experiência 5 86
 6.12-6 Experiência 6 87
 6.12-7 Experiência 7 89
07 – Registradores 90
 7.1 Introdução 90
 7.2 Registrador de transferência (carga) paralela (buffer) 90
 7.3 Registrador de transferência serial de dados 91
 7.4 Registrador universal 92
 7.5 Praticas Registradores 92
 7.5-1 Experiência 1 93
 7.5-2 Experiência 2 93
 7.5-3 Experiência 3 95
 7.5-4 Experiência 4 95
 7.5-5 Experiência 5 96
 7.5-6 Experiência 6 (Opcional) 98
 7.6 Registradores na forma de CI’s 99
 
 
 
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aconselhá
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s 
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si (formand
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b) Montar 
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o circuito d
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da figura 2
Figura 2-3
Figura 2-4
a da figura
(1) uma ú
e ser usad
 
2-3. 
Decodificad
4 Tabela para
a 2-4. 
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 Colég
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a o 74LS42
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io Técnico H
 
da vez. Na
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Henrique He
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14 
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Siste
 
 
2.3 
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cone
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2.4 
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e podem cit
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Henrique He
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utilizado ne
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Henrique He
 
 
 
 
 
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Siste
 
A
2.5 
a
b
 
ema Digitais
A figura 2.6
 EXPERI
a) Ligar as
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Observa
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 EN
A 
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8810). 
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ivamente. 
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NTRADAS
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1 
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1 
1 
 
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a 2.6 Circu
A, B, C e D 
oderá ligar 
da figura 2
 
C 
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1 
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1 
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1 
1 
Figur
 
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uito decod
em L3, L3
E, F, G e H
2.7. 
D 
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0 
1 
0 
1 
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1 
0 
1 
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1 
0 
1 
ra 2.7 Tabela
 Colég
creto equiv
dificador/d
3, L1, L0, r
H em L7, L
 
Cara
 
a da figura 2
io Técnico H
valente ao 
 
display 
espectivam
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cter Alfanu
0 
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E 
F 
2.6Henrique He
do módulo
mente (do 
 
umérico 
 (1
 (2
ennry 
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o.
1) 
2) 
Siste
 
c
Disto
1º - 
deco
2º - 
deco
 
3.1 
Um c
codif
que 
O có
3.2 
a) M
 
b) M
circu
c) Co
ema Digitais
c) Observa
· Em (1)
· Em (2)
o conclui-s
Usando-se
odificador/d
Usando-se
odificador/d
03	
RESUMO 
codificado
ficador é u
somente u
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EXPERIE
Material Util
1 x CI 7
Montar o cir
uitos maior
ompletar a
s 
ar que: 
) as saídas
) as saídas
se que: 
e entradas 
driver BCD
e entradas 
driver biná
–	Co
r executa o
um circuito 
uma delas 
aída depen
NCIA 1 
lizado 
74LS32 
rcuito da fig
res. 
Figura 
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EN
A 
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s são os he
desde 000
D para dec
de 0000 a
ário para he
dific
o processo
que tem u
é ativa po
nde de que
gura 3.1, le
3.1 – Codific
a figura 3.2
 
NTRADAS
B 
0 
1 
 
ecimais co
exadecima
00 até 100
imal. 
até 1111 o 
exadecima
cador
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um numero
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e entrada é
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cador de 4 e
2. 
 
C D
0 0
0 0
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orresponde
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01 o 9368fu
9368funci
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do decodifi
o M de linh
oduz um có
é ativada.
que a cha
 
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para 
Sistema Digitais Colégio Técnico Henrique Hennry 
19 
 
0 0 1 0 
0 0 0 1 
Figura 3.2 – Tabela para codificador de 4 entradas e 2 saídas 
d) Na tabela da figura 3.2, se mais de uma entrada fosse 1 num dado instante o 
resultado da saída seria errado. Se nenhuma entrada for 1, as saídas 
fornecerão 00. 
 
04	‐	Biestáveis	(Flip‐Flops)	
As portas são elementos de tomada de decisão. Conforme mostrado no 
capítulo precedente, elas podem efetuar adição e subtração binárias. Mas os 
elementos de tomada de decisão não bastam. Um computador necessita 
também de elementos de memória, dispositivos que podem armazenar um 
dígito binário. Este capítulo trata dos elementos de memória chamados flip-
flops (multivibradores biestáveis) ou biestáveis. 
4-1 LATCHES RS (OU TRAVAS RS) 
Um biestável é um dispositivo que possui dois estados estáveis; ele permanece 
num destes estados até que seja disparado ao outro. O circuito de latch RS, 
em estudo nesta secção, é um dos biestáveis mais simples. 
Latch a Transistor 
Na Fig. 4-1a cada coletor comanda ou excita a base oposta através de um 
resistor de 100 kí2. Num circuito como este um dos transistores está saturado e 
o outro está cortado. 
Por exemplo, se o transistor da direita estiver saturado, sua tensão de coletor 
será de aproximadamente 0 V. Isto significa que não há nenhuma excitação da 
base para o transistor da esquerda, e assim ele corta e sua tensão de coletor 
tende a +5 V. Esta alta tensão produz corrente de base suficiente no transistor 
da direita para manter sua saturação. O circuito global está travado com o 
transistor esquerdo cortado (sombreado escuro) e com transistor da direita 
saturado. Q é de aproximadamente 0 V. 
Por um argumento semelhante, se o transistor da esquerda estiver saturado, o 
transistor da direita estará cortado. A Fig. 4-1b ilustra este outro estado. Q é de 
aproximadamente 5 V para esta condição. 
A saída Q pode ser baixa ou alta, binário 0ou 1. Se travado conforme mostrado 
na Fig. 4-1a, o circuito armazenará um binário 0porque. 
Q = 0 
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Por o
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Fig. 4-1b, 
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Fig. 4-1c, Q
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Q represen
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. 
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condição d
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a, às vezes
 
ado 0, mes
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mo estado. 
Quando R é
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m uma ba
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Tabela 4-1.
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entradas R
ação. É um
meiro. O tra
ção) ganha
do lado es
pido estive
quer trans
Este é o m
ndição de 
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ão de corr
de corrida 
se Q a um
numa tabe
s chamada
 Colég
smo se a e
o. Uma saíd
erda. Esta p
de latch a 
erá ocorrer
Esta cond
é baixa e S
m uma alta.
xa, a saída
ixa. 
de Corrida
R e S são 
a nunca é 
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ma corrida e
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io Técnico H
entrada R 
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r na saída 
ição é cha
S é alta, o c
 Por outro 
a Q zera (r
a ("Race")
simultane
usada porq
rem altas, 
arem a baix
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ais rápido (
da e travar
a Fig. 4-1c,
direito, a sa
ser mais r
o qual a co
e a variaçã
var a uma 
o latch a tr
tornando-s
eatório. 
e (ver Tabe
roibido ou n
Henrique He
retornar a 
plementar 
usada ou n
 Com amb
e o circuito
amada esta
circuito se
lado, se R
restabelece
) 
eamente al
rque condu
ambos os 
xas, ambo
ansistores 
(aquele co
rá o circuit
, a saídaQ
aída Q est
rápido; 
ondição de
ão simultân
saída 
ransistor, R
se 
ela 4-1) in
não-válido
ennry 
21 
uma 
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Q 
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Siste
 
Um c
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retor
retor
Trav
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seta
Por c
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mes
só o
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A Fig
R e 
dela
alta 
torna
 
 
ema Digitais
circuito dis
dos circuito
R ou portas
gem para p
quando S 
rna a baixo
rnar a baix
vas NAND
preferirmos
trado na F
gan mostra
m Q em a
causa da i
rtidas. Em 
=0 tornam-
rmos um la
mo tempo
lhar rapida
aídas são 
g. 4-3c mo
S são norm
s torna-se 
sempre qu
a-se baixa
s 
screto com
os integrad
s NAND. 
produzir o 
torna-se a
o quando R
xo. 
 
s usar porta
Fig. 4-3a. À
ado na Fig
lto; um alto
nversão da
outras pa
-se a cond
atch NAND
. (Para lem
amente a F
as mesma
ostra o diag
malmente a
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ue R torna-
. 
 
mo o da Fig
dos. Atualm
A 
po
De
2,
in
R 
se
ba
Fi
um
ev
NO
A 
el
sinal de sa
alto. Q perm
R torna-se 
as NAND, 
Às vezes é 
. 4-3b. Em
o R e um b
a porta NA
lavras, R =
dição de co
D, deverem
mbrarmos d
Fig. 4-3b. S
as, indicand
grama de f
altas para 
ualquer ins
-se baixa; 
 
g. 4-1c é ra
mente, con
Fig. 4-2a m
ortas NAND
e Morgan. 
 um R baix
ativo; o cir
baixo e um
etar (levar 
aixo dão o 
nalmente, 
ma condiçã
vitara = 1 e
OR. 
Fig. 4-1c é
e mostra c
aída. Conf
manece alt
alto, e per
poderemo
convenien
m qualquer 
baixo S rea
AND, as co
= 1 e S = 1
orrida (ver 
mos evitar t
dacondição
Se R = 0 e 
do uma co
formas-de-
evitar a co
stante. Con
a saída Q 
 Colég
aramente u
nstruímos l
mostra com
D. A Fig. 4
Conforme
xo e um S 
rcuito arma
m S alto re
a 1), enqu
estado de
um R alto
ão de corri
e S= 1 qua
é um diagr
como os si
forme vem
to depois d
rmanece b
os construi
nte desenh
caso, um 
ajustam Q 
ondições in
 tornam-se
Tabela 4-3
er ambas 
o de corrid
S =0, entã
ondição nã
-onda de u
ondição de
nforme vem
torna-se b
io Técnico H
usado porq
atch RS co
mo isto é fe
4-2b é o eq
e mostrado
baixo nos 
azena ou m
epresentam
anto um R
e zerar (lev
 e um S al
da; portan
ando usarm
rama de te
nais de en
os, a saída
de S tornar
baixo depoi
r um latch 
har o equiv
R baixo e 
em baixo. 
nativa e de
e o estado
3). Portanto
as entrada
da de uma 
ão Q =1 e 
o-válida.) 
um circuito 
e corrida. S
mos, a saíd
baixa semp
Henrique He
que estamo
om portas 
feito com 
quivalente 
o na Tabela
dão o esta
memoriza. 
m o estado
R alto e um
var a 0). 
lto produze
nto devemo
mos um latc
emporizaçã
ntrada in-
a Q torna-s
r-se baixo.
is de R 
RS confor
valente de 
um S alto 
e corrida sã
o inativo; R
o, sempre 
as baixas a
trava NAN
= 1; amb
trava NAN
Somente um
da Q torna
pre que S 
ennry 
22 
os na 
de 
a 4-
ado 
Um 
 de 
m S 
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Cha
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ema Digitais
ves sem T
atchs RS s
mpre que le
ontactos tr
ante alguns
e eliminar 
conjunção 
EMPLO 4-1
g. 4-4a mo
s 
Trepidaçã
são muitas
evarmos um
repidarão e
s milissegu
os efeitos 
com a cha
1 
ostra um el
 
o 
s vezes usa
ma chave d
e a chave 
undos ante
de salto d
ave. O seg
liminador d
 
ados para 
da posição
alternadam
es de se co
de contacto
guinte exem
de trepidaç
 Colég
se obter c
o aberta pa
mente fará 
olocar na p
os consiste
mplo explic
ção nas ch
io Técnico H
haves sem
ara a posiç
e desfará 
posição fina
e em usar u
ca a idéia. 
aves. Que
Henrique He
m trepidaçã
ção fechad
os contac
al. Um mo
um latch R
e faz ele? 
 
ennry 
23 
ão. 
da, 
ctos 
do 
RS 
Sistema Digitais Colégio Técnico Henrique Hennry 
24 
 
 
SOLUÇÃO 
As entradas TTL flutuantes são equivalentes a entradas altas. Com a chave na 
posição START (partida), o pino 1 estará baixo e o pino 5 estará alto; portanto, 
CLR está alta e ܥܮܴതതതതതത está baixa. Quando a chave for lançada para a posição 
CLEAR, o pino 1tornar-se-á alto, conforme mostrado na Fig. 4-4b. Por causa 
da trepidação dos contactos, o pino 5 tornar-se-á alternadamente baixo e alto 
durante alguns milissegundos antes de se estabelecerno estado baixo, 
simbolizado pelos pulsos ideais da Fig. 4-4b. A primeira vez que o pino 5 tor-
nar-se baixo, o latch setará, CLR tornar-se-á alta e CLR tornar-se-á baixa. As 
trepidações subsequentes não têm nenhum efeito sobre CLR e ܥܮܴതതതതതത porque o 
latch permanece em set. 
Similarmente, quando a chave é acionada de volta a START, o pino 1 trepidará 
baixo e alto durante algum tempo. A primeira vez que o pino 1 tornar-se baixo, 
CLR voltará para baixa e CLR para alta. Trepidações posteriores não têm 
nenhum efeito sobre CLR e ܥܮܴതതതതതത. 
Os registradores necessitam de sinais de limpar (clean signals) como CLR e 
ܥܮܴതതതതതത da Fig. 4-4b para funcionar adequadamente. Se os sinais de trepidação 
nos pinos 1 a 5 acionassem os registradores, a operação seria errática. É por 
isto que muitas vezes encontramos os latchs RS usados como eliminadores de 
trepidação em chaves. 
4-2 Disparo por sincronização de nível do sinal de relógio 
Os computadores usam milhares de flip-flops. Para coordenar a ação global, 
um sinal de onda-quadrada chamado relógio (clock) é mandado a cada flip-
flops. Este sinal evita que os flip-flops mudem de estado antes do instante 
apropriado. 
Latch Sincronizada 
Na Fig. 4-5a um par de portas NAND comanda um latch NAND. Os sinais S e 
R comandam as portas de entrada. Para evitar confusão, os sinais de controle 
internos serão designados R' e S'. O latch NAND funciona conforme descrito 
anteriormente; um R' baixo e um S' alto setam Q em 1, enquanto um R' alto e 
um S' baixo zeram Q. Além disso, um baixo R' e um baixo S' representam a 
condição de corrida; portanto, R' e S' são normalmente altos quando o latch 
estiver inativo. Por causa da inversão através das portas NAND de entrada, a 
entrada S terá que comandar a entrada NAND superior e a entrada R deverá 
comandar a entrada NAND inferior. 
Cancelamento de Duplas Inversões 
Quando analisamos a operação deste e de circuitos similares, devemos 
lembrar que uma dupla inversão (duas bolhas em um trajeto em série) se 
Siste
 
anul
conf
que 
mes
Fig. 
Sinc
Na F
onda
relóg
com
um C
cont
um R
entra
espe
alto 
Simi
um R
por u
ser z
plo d
faze
sina
a sa
A sin
sem
inve
entra
baixo
As s
sincr
ao n
man
um r
mais
dispa
mes
Con
E co
relóg
altos
ema Digitais
a; isto faz 
forme mos
um alto S 
mo se esti
4-5b. 
cronização
Fig. 4-5a o 
a quadrada
gio (abrevi
andar amb
CLK baixo 
trolem o lat
R baixo co
adas das p
erar até qu
antes de Q
ilarmente, 
R alto, o la
um CLK al
zerado. Es
de sincroni
ndo um lat
l de relógio
ída possa 
ncronizaçã
elhante. V
rsor entre 
ada da Fig
o antes qu
sincronizaç
ronização 
nível (alto o
neira mais s
relógio. Po
s avançado
aro pela tr
tre-escrav
ndição de C
om referênc
gio estiver 
s, que é um
s 
parecer co
trado na F
e um alto 
ivéssemos
o Positiva
relógio é u
a. Em virtu
adamente 
bas as port
evitará qu
tch. Se umomandarem
portas, o la
ue o relógio
Q poder se
dados um 
atch deverá
to antes q
ste constitu
ização pos
tch espera
o esteja alt
variar. 
ão positiva 
Visualizemo
CLK e as 
g. 4-5a. Ne
ue a saída 
ções positiv
de nível de
ou baixo) d
simples de
osteriormen
os chamad
ransição (o
o. 
Corrida 
cia à cond
baixo na F
ma condiçã
 
omo se dua
ig. 4-5b. D
CLK força
s olhando p
a 
um sinal de
ude do 
CLK) 
tas NAND,
ue S e R 
m S alto e 
m as 
atch deverá
o se torne 
er setado. 
S baixo e 
á esperar 
ue Q poss
ui um exem
sitiva, 
ar até que o
to antes qu
é 
os um 
portas de 
ste caso, o
possa vari
va e negat
e sinal de r
do sinal de 
e controlar 
nte, discuti
dos sincron
ou borda) e
ição de co
Fig. 4-5a, R
ão estável.
 
as portas A
Deste modo
m Q a torn
para a Fig.
e 
, 
á 
sa 
m-
o 
ue 
o latch dev
iar. 
tiva muitas
relógio por
relógio. A 
biestáveis
iremos mé
nização de
e sincroniza
orrida? Qua
R' e S' esta
. O único m
 Colég
AND coma
o, podemo
nar-se alto
 4-5a, em 
ve esperar 
s vezes são
rque o bies
sincroniza
s com 
étodos 
e 
ação 
ando o 
arão 
modo de 
io Técnico H
andassem 
os verificar 
. Em outra
nossa men
até que C
o chamada
stável (flip-
ação de nív
Henrique He
portas OR
de relance
as palavras
nte veríam
CLK esteja 
as 
-flop) respo
vel é a 
ennry 
25 
R 
e 
s, 
mos a 
onde 
Siste
 
se o
alto 
seja
Diag
A Fig
alto 
torna
nos 
A Ta
relóg
relóg
CLK
delib
4-3 L
Uma
susc
mod
proje
de u
resu
biest
Não
A Fig
bit D
com
A Ta
nenh
O inv
impo
6 é n
baixo
ema Digitais
bter uma c
S. Portant
m ambos a
grama de T
g. 4-5c mo
e CLK torn
a-se alto. O
permite sin
abela 4-4 r
gio está ba
gio torna-s
K, R e S tod
beradamen
LATCH D 
a vez que o
cetível de u
dificaremos
eto para el
uma condiç
ultado será 
tável conh
-sincroniz
g. 4-6 mos
D de dados
anda a en
abela 4-5 r
huma cond
versor gar
ossível est
não-sincro
o. Um bies
s 
condição d
o, a opera
altos quan
Temporiza
ostra o diag
na-se alto. 
O uso de u
ncronizar a
resume a o
aixo, a saíd
se alto, o ci
dos altos c
nte. 
o biestável
uma condiç
s imediatam
iminar a po
ção de corr
uma nova
ecida por 
zado 
stra um mo
s comanda
trada R. P
resume a o
dição de co
rante que S
abelecer u
nizado; ela
stável não-
 
de corrida c
ção norma
do o relóg
ação e Ta
grama de t
Q retorna 
um sinal CL
a operação
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da está trav
ircuito fica 
constitui um
l RS for 
ção de cor
mente o 
ossibilidad
rida. O 
a espécie d
latch D. 
odo de con
a entrada
ortanto, um
operação la
orrida nest
S e R estar
uma condiç
a estará se
-sincroniza
 
consiste em
al deste cir
io tornar-s
bela-Verd
temporizaç
ao estado
LK comum
o das difer
do latch NA
vada em s
setado se
ma condiçã
rrida, 
de 
de 
nstruir um l
a S de um l
m D alto se
atch D. Es
ta tabela-v
rão sempre
ção de cor
etada ou ze
ado como e
 
 Colég
m ter um C
rcuito requ
e alto. 
ade 
ção. Q torn
o baixo qua
m para com
entes secç
AND sincro
seu último 
e S é alto o
ão de corrid
atch D. Em
atch NAND
eta o latch
pecialmen
erdade. 
e em estad
rida no latc
erada logo
este quase
io Técnico H
CLK alto, u
er que R e
na-se alto q
ando R é a
mandar mui
ções de um
onizada. Q
estado. Qu
ou zerado s
da, que nu
m virtude d
D e o comp
, e um D b
te importa
 
dos oposto
ch D. O lat
o que D se 
e nunca é u
Henrique He
m alto R e
e S nunca 
quando S é
alto e CLK 
itos biestáv
m computa
uando o 
uando o 
se R é alto
unca é usa
do inversor
plemento D
baixo zeram
ante, não h
os; portanto
tch D da F
tornar alto
usado. 
ennry 
26 
e um 
é 
veis 
ador. 
o. 
da 
r, o 
D 
m-o. 
á 
o, é 
ig. 4-
o ou 
Siste
 
Sinc
A Fig
entra
CLK
mem
latch
A Ta
de in
pode
saíd
A Fig
circu
estiv
alto;
sign
Desv
Em v
desv
Latc
não 
verd
ficaç
ema Digitais
cronizado 
g. 4-7a é s
ada e evita
K for baixo, 
morizará. Q
h, enquanto
abela 4-6 r
ndetermina
erá variar, 
a será igua
g. 4-7b mo
uito estará 
ver alto, no
 quando D
ifica que a
vantagem
virtude do 
vantagem. 
ches transp
nos circuit
dadeiramen
ção. 
s 
sincronizad
a que o latc
o latch es
Quando CL
o um D ba
resume a o
ação; ela s
não impor
al à entrad
ostra um di
travado e 
o entanto, Q
D torna-se b
a saída aco
m 
latch D se
Enquanto
parentes po
tos de com
nte útil, o c
 
da pelo nív
ch mude d
stará no es
LK for alto, 
aixo zerará 
operação. X
significa ou
rta qual sej
da ܳ ൌ ܦ
iagrama de
a saída Q 
Q será igu
baixo, Q to
ompanha o
er sincroniz
o relógio f
odem ser t
mputadores
circuito da 
 
vel. Um CL
de estados
stado inativ
D controla
o latch. 
X represen
u 0 ou 1.En
ja D. Quan
e temporiz
não pode
al a D; qua
orna-se ba
o valor de D
zado pelo n
for alto, a s
todos corre
s que estar
Fig. 4-7a n
 Colég
LK baixo de
. Em outra
vo e o circu
ará a saída
nta uma co
nquanto CL
ndo CLK fo
zação. Se o
rá ser varia
ando D tor
ixo. O latc
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etos em al
remos estu
necessita d
io Técnico H
esativa as 
as palavras
uito armaze
a. Um D alt
ondição nã
LK for baix
or alto, no e
o relógio fo
ada. Enqua
na-se alto,
h transpar
o o relógio
apresentará
mpanhará 
gumas apl
udando. Pa
de uma lige
Henrique He
portas de 
s, enquanto
enará ou 
to setará o
 
ão-especific
xo, a saída 
entanto, a 
or baixo, o 
anto o reló
, Q torna-s
rente, o qu
o for alto. 
á uma séri
o valor de 
licações m
ara ser 
eira modi-
ennry 
27 
o 
o 
cada 
não 
ógio 
se 
e 
ia 
D, 
mas 
Siste
 
 
4-4 
Agor
biest
faça
Disp
A Fi
delib
de re
CLK
posit
relóg
O pic
as p
nega
ativa
posit
um i
com
força
Esta
ema Digitais
Biestáve
ra estamos
tável D. O 
 a amostra
paro pela 
g. 4-8a mo
berado, a c
elógio. Por
K se torna a
tivo no res
gio resulta 
co positivo
ortas de e
ativo estre
ar as porta
tivo, equiv
nstante. N
plemento a
ando Q ase
a espécie d
s 
eis d dis
s preparad
que um co
agem dos b
Borda (ou
ostra um c
constante d
r causa dis
alto; esta c
sistor. Mais
num pico 
o estreito a
ntrada por
ito nada fa
s de entrad
alente a am
Neste temp
atingem as
etar ou zer
de operaçã
 
parados
dos para fa
omputador
bits de dad
u Transiçã
ircuito RC 
de tempo R
sto, o capa
carga expo
s tarde, o b
negativo e
ativa ou ha
r um instan
az. 0efeito 
da durante
mostrar o v
o único, D
s entradas
rar. 
ão é chama
 
s pela bo
alar a respe
r prático ne
dos num in
ão) 
na entrada
RC é muito
acitor pode
onencial pro
bordo diant
estreito. 
bilita (enab
nte; o pico 
consiste e
e o pico 
valor de D
D e seu 
s do biestáv
ada dispar
 Colég
rda 
eito do tipo
ecessita é 
nstante úni
a de um bi
o menor do
 se carreg
oduz um p
teiro (trans
ble) 
m 
 por 
vel, 
ro 
io Técnico H
o mais com
de um bies
co. 
estável D.
o que a lar
ar totalmen
pico de tens
sição fronta
Henrique He
mum de 
stável D q
 Pelo proje
rgura de pu
nte quando
são estreit
al) do puls
ennry28 
ue 
eto 
ulso 
o 
to e 
o de 
 
Siste
 
pela
mud
do re
A Fig
cres
no b
A Ta
As s
decr
nenh
bord
bord
arma
Disp
Qua
bord
sincr
baixo
insta
pode
Pres
Qua
se e
oper
sina
com
func
A Fig
pela
ema Digitais
 borda por
dando esta
elógio; daí 
g. 4-8b ilus
cente do r
bordo cresc
abela 4-7 r
setas para 
rescente do
huma varia
da negativa
da positiva 
azenado s
paro pela 
ndo um cir
do crescen
ronizado p
o). Com o 
ante duran
erá variar d
set (Ajusta
ndo a alim
m estados
rador tem q
l de clear(z
putadores 
cionamento
g. 4-9 mos
 borda é o
s 
rque o bies
dos. O dis
da denom
stra a ação
relógio. Em
cente posit
resume a o
cima e par
o relógio. A
ação de sa
a. As duas 
do relógio
omente na
Borda ver
rcuito for d
te (ou dec
pelo nível, a
disparo pe
te o ciclo d
durante tod
ar em 1) e
mentação é
s aleatórios
que compr
zero) a tod
preset (sin
o do compu
stra como i
o mesmo q
 
stável resp
paro na Fi
minação dis
o. A ideia c
m outras pa
tivo. 
operação d
ra baixo re
As três prim
aída quand
últimas en
o. Em outra
a borda cre
rsus Sincr
disparado p
rescente) d
a saída po
ela borda, 
de relógio; 
do um mei
Limpar (R
é aplicada p
s. Para dar
rimir um bo
dos os bies
nônimo de
utador. 
ncluir amb
ue o previa
 
ponde som
g. 4-8a oc
sparo pela 
crucial é qu
alavras, os
do biestáve
epresentam
meiras ent
do o relógio
ntradas ind
as palavras
escente po
ronização 
pela borda
do relógio.
oderá varia
a saída po
com a sin
o-ciclo do 
Reajustar 
pela prime
r a partida 
otão mestr
stáveis. Alé
e setar) cer
bas as funç
amente de
 Colég
ente quan
corre no bo
borda pos
ue a saída 
 dados são
el D dispar
m os bordo
tradas indic
o estiver ba
dicam uma
s, D dados
ositiva do re
pelo Níve
, a saída p
. Mas quan
ar enquanto
oderá varia
cronização
relógio. 
em 0) 
eira vez, os
em alguns
re de zeram
ém disso, é
rtos biestáv
ções num b
escrito. Alé
io Técnico H
do o relógi
ordo cresce
sitiva. 
varia som
o armazen
ado pela b
os crescent
cam que n
aixo, alto, o
a variação d
s de entrad
elógio. 
el 
poderá vari
ndo o circu
o o relógio 
ar somente
o pelo níve
s biestáveis
s computad
mento. Isto
é necessár
veis antes 
biestável D
m disso, a
Henrique He
io estiver 
ente positiv
mente no bo
nados som
borda posit
te e 
não há 
ou em sua
de saída n
da é 
iar soment
uito for 
 for alto (o
e em um 
el, a saída 
s apresent
dores, um 
o transmite
rio em algu
de um 
D.O dispar
as portas A
ennry 
29 
vo 
ordo 
ente 
tiva. 
a 
na 
te no 
u 
tam-
e um 
uns 
 
o 
AND 
Siste
 
nos 
ou e
dese
ser i
A Ta
Qua
baixa
porta
man
Cons
próp
remo
mos
trans
Pres
veze
exem
que 
botã
As e
prior
alta 
A sa
proc
pora
LIMP
perm
Bies
Os b
impu
fabri
acop
dispa
não 
e co
ante
relóg
arma
Sím
A Fig
posit
ema Digitais
permitem 
em uma CL
ejado. Uma
gual a 1; u
abela 4-8 r
ndo PRES
as, obtemo
anto, PRE
ntidas altas
sideremos
pria e ajust
os CLEAR
trado nas 
sição) cres
set (levar-a
es chamad
mplo, o sin
o relógio e
ão de limpa
entradas pr
ridade. Por
e permane
aída perma
cedimento 
ariamente, 
PAR baixa
mitir que o 
stável D de
biestáveis D
ulsos) trans
icar em um
plamento d
arado pela
tem capac
mplicada p
eriormente.
gio comuta
azenados 
bolo Lógi
g. 4-11 é o
tiva. A entr
s 
entrar num
LEAR baixa
a PRESET
uma CLEA
resume a a
SET e CLE
os uma co
SET e CLE
s quando in
s PRESET 
amos o bie
R baixa por 
entradas r
scente pos
a-1) é às ve
do zerar dir
nal de limpa
esteja faze
ar. 
reset e lim
r exemplo,
ece ali não
anecerá alt
normal no 
e depois to
a brevemen
circuito op
e Acoplam
D integrad
sitórios est
ma pastilha
direto é usa
a transição
citores, ma
para ser fe
. O circuito
a ou chave
somente n
co 
o símbolo d
rada CLK t
 
ma PRESE
a quando 
T baixa forç
R baixa ze
ação do cir
EAR são am
ndição de 
EAR devem
nativas. 
baixa por 
estável; co
si própria 
restantes, a
sitivo do rel
ezes cham
reto. A pala
ar pode vir
endo, a saíd
par anulam
 quando P
o importa o
ta enquant
ajuste inic
orná-la alta
nte para ze
pere. 
mento Dire
os não usa
treitos, por
a (chip). Em
ada. Por ex
o (borda) po
as somente
eita aqui, m
o responde
eia de baixa
no bordo cr
de um bies
tem um pe
 
ET baixa 
ça Q a 
era Q. 
rcuito. 
mbas 
corrida; 
m ser 
si 
onside-
e reajusta
a saída va
lógio. 
mado setar 
avra direto
r de um bo
da irá para
m as outras
PRESET to
o que as en
to PRESET
cial consist
a. Similarm
erar o biest
eto e Disp
am circuito
rque os ca
m vez disto
xemplo, a 
ositiva. Es
e portas NA
mas a ideia
e apenas d
a para alta
rescente p
stável D dis
equeno triâ
 Colég
amos o bies
ria soment
r direto, e li
o significa d
otão de cal
a zero qua
s entradas
orna-se bai
ntradas D e
T for baixa
te em faze
mente, para
tável, e de
parado pel
os RC para
apacitores s
o, uma vari
Fig. 4-10 m
te circuito 
AND. A an
a é a mesm
urante o b
a. Assim, D
positivo do 
sparado pe
ângulo, um
io Técnico H
stável. Con
te no bordo
impar (leva
dessincron
car; indepe
ndo o oper
s; elas têm 
xa, a saída
e CLK este
. Portanto,
r PRESET
a a função
epois torná-
a Borda 
a obter pico
são difíceis
iedade de 
mostra um
de acoplam
álise é dem
ma que a di
reve instan
D bits de da
relógio. 
ela borda o
 lembrete 
Henrique He
nforme 
o (ou 
ar-a-0) é à
nizado. Por
endente do
rador calca
a primeira
a Q torna-
ejam fazen
, o 
T baixa tem
o clear: faz
-la alta par
os (ou 
s de se 
projetos d
m biestável 
mento dire
masiado lo
iscutida 
nte em que
ados são 
ou transiçã
do disparo
ennry 
30 
s 
r 
o 
ar o 
a 
se 
ndo. 
m-
er 
ra 
e 
D 
eto 
onga 
e o 
ão 
o 
Siste
 
pela
sign
A Fig
indic
limpa
torna
zera
alta.
A me
entra
prod
torna
Tem
Os d
Sem
ou e
trans
trans
está
O te
retar
saíd
dado
ema Digitais
 borda. Qu
ifica: a ent
g. 4-11 tam
cam um es
ar são alta
ar-se baixa
ar o biestáv
 
esma idéia
ada signific
duzir um ef
ar-se alta p
mpo de Ret
diodos e os
mpre decorr
entrar em c
sistor comu
sistores e 
 na faixa d
mpo de co
rdo de prop
a de uma 
os (data sh
s 
uando virm
tradaD é a
mbém inclu
stado ativo
as quando 
a temporar
vel, a entra
a aplica-se
ca um esta
feito. Quan
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Sistema Digitais Colégio Técnico Henrique Hennry 
32 
 
serão necessários aproximadamente 10ns para Q mudar de estados depois de 
D ter sido amostrado pela transição (borda) de relógio. 
O tempo de retardo de propagação é tão pequeno que é desprezível em muitas 
aplicações, mas nos circuitos de alta velocidade temos que levá-lo em conta. 
Se um biestável tiver um tP de 10 ns, isto significará que temos que esperar 
10ns antes que a saída possa disparar um outro circuito. 
Tempo de Posicionamento ("Setup Time") 
Capacitancia espúria ou parasita na entrada D (além de outros fatores) faz 
necessário que o bit D de dados esteja na entrada antes que chegue a 
transição (ou borda) de relógio. O tempo tSETUPde posicionamento é o mínimo 
intervalo de tempo para que o bit de dados deva estar presente antes que a 
transição de relógio consiga chegar. 
Por exemplo, se a folha de dados característicos de um biestável D indica um 
tSETUPde 15ns, o bit de dados a ser armazenado deve estar na entrada D pelo 
menos 15ns antes da transição (borda) de CLK chegar; do contrário, o 
fabricante de CI não garante a amostragem e o armazenamento corretos. 
Tempo de Retenção ("HoLd Time") 
Além disso, o bit D de dados tem que ser retido por tempo bem longo para que 
os transistores internos comutem os estados. Somente depois da transição 
estar assegurada podemos permitir que o bits D de dados mude. O tempo de 
retenção tHOLD é o mínimo intervalo de tempo necessário a que o bit de dados 
deva estar presente depois da transição CLK ter incidido. 
Por exemplo, se tSETUP for 15ns e tHOLD for 5ns, o bit de dados terá de estar na 
entrada D pelo menos 15ns antes da transição CLK chegar e retido pelo menos 
5 ns depois da transição CLK conseguir chegar. 
 
4-5 Biestáveis JK disparados pela borda (transição) 
O próximo capítulo nos mostra como construir um contador, o equivalente 
eletrônico de um odómetro binário. Quando entra em circuitos que contam, o 
biestável JK é o elemento de memória ideal para se usar. 
Circuito 
A Fig. 4-12a mostra um modo de se conseguir um biestável JK. Como 
anteriormente, um circuito RC com uma pequena constante de tempo converte 
o pulso CLK retangular em picos ou impulsos transitórios estreitos. Devido à 
dupla inversão através das portas NAND, o circuito é disparado pela borda (ou 
transição) positiva. Em outras palavras, as portas de entrada são ativadas 
somente no bordo (transição) crescente do relógio. 
Sistema Digitais Colégio Técnico Henrique Hennry 
33 
 
Inativo 
As entradas Je K são entradas de controle; elas determinam o que o circuito 
fará no bordo positivo de relógio. Quando J e K estão baixas, ambas as portas 
de entrada estão desativadas e o circuito está inativo em todos os instantes de 
tempo incluindo o bordo crescente do relógio. 
Reset (Levar-a-0) 
Quando Jfor baixa e K for alta, a porta superior estará desativada; portanto, 
não haverá nenhum modo de setar o biestável. A única possibilidade é zerar. 
Quando Q for alta, a porta inferior deixará passar um disparo de reajuste logo 
que chegar o bordo (transição) positivo de relógio. Isto força Q a tornar-se 
baixa. Portanto, J = 0 e K =1 significa que um bordo crescente de relógio zera o 
biestável. 
Set (Levar-a-1) 
Quando J for alta e K for baixa, a porta inferior estará desativada; portanto, 
será impossível zerar o biestável. Mas podemos setar o biestável como segue. 
Quando Q for baixa, Q será alta; portanto, a porta superior deixará passar um 
disparo de setar no bordo positivo de relógio. Isto comandará Q para o estado 
alto. Assim, J = 1 e K = 0 significará que o próximo bordo positivo de relógio 
setará o biestável. 
Comutar para o Estado Oposto ("Toggle") 
Quando J e K estiverem ambas altas, será possível setar (levar-a-1) ou zerar 
(levar-a-zero) o biestável, dependendo do estado atual da saída. Se Q for alta, 
a porta inferior deixará passar um disparo de zerar no próximo bordo positivo 
de relógio. Por outro lado, quando Q for baixa, a porta superior deixará passar 
um disparo de setar no próximo bordo positivo de relógio. De qualquer maneira, 
Q mudará para o complemento do último estado. Portanto, J = 1 e K =1 
significará que o biestável comutará para o estado oposto no próximo bordo 
positivo de relógio. (Toggle significa comutar para o estado oposto.) 
Diagrama de Temporização (Formas-de-onda) 
O diagrama de temporização da Fig. 4-12b é um resumo visual da ação. 
Quando Jestiver alta e K estiver baixa, o bordo crescente de relógio setará Q 
em alta. Por outro lado, quando J estiver baixa e K estiver alta, o bordo 
crescente de relógio zerará Q em baixa. Quando J e K forem simultaneamente 
altas, a saída comutará para o estado oposto em cada bordo crescente de 
relógio. 
Tabela-Verdade 
A Tabela 4-9 resume a operação. O circuito estará inativo quando o relógio 
estiver baixo, alto, ou em seu bordo negativo. Analogamente, o circuito estará 
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