TM4C129XNCZAD DESCRIÇÃO COMPLETA

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UNIVERSIDADE FEDERAL DO CEARÁ
CAMPUS QUIXADÁ
BACHARELADO EM ENGENHARIA DA COMPUTAÇÃO
ROBERT DE ALMEIDA CABRAL
RESUMO TM4C129LNCZADT3
QUIXADÁ
2016
Sumário
1.Resumo da arquitetura.......................................................................................................................3
2.Barramento........................................................................................................................................5
3.Memoria de programa.......................................................................................................................6
4.Memoria de dados.............................................................................................................................7
5.Instruções...........................................................................................................................................8
6.Referencias......................................................................................................................................15
1. Resumo da arquitetura
O processador TM4C129LNCZADT3 baseado na arquitetura RISC tem o ARM
Cortex-M4F integrado, e opera a uma velocidade de 120-MHz com uma memoria flash de
1 MB, 256 KB de SRAM com ciclo único e uma memoria EEPROM de 6 KB. Como mostra
a Tabela 1.
Característica Descrição
Processador ARM Cortex-M4F
Performasse Trabalha a 120-MHz
Memoria Flash 1024 KB ou 1 MB
SRAM 256 KB de ciclo único
EEPROM 6 KB
Tabela 1
ARM Cortex-M4F
O processador Cortex-M4F é construído sobre um núcleo de processador de alto
desempenho, com um pipeline de 3 estágios, tornando-o ideal para as mais exigentes
aplicações embarcadas. O processador oferece eficiência de energia excepcional através
de um conjunto de instruções eficiente e um design amplamente otimizado, fornecendo
hardware de processamento high-end, incluindo IEEE 754-compliant de precisão simples
de ponto flutuante, uma variedade de ciclo único e SIMD multiplicação e multiplicar-com-
acumulação capacidades, saturando aritmética e divisão de hardware dedicado. O
diagrama em bloco do processador está na Figura 1.
Figura 1
Memoria Flash
O microcontrolador fornece uma memória flash de 1024 KB, sendo ela dividida em
quatro partes, ou seja 1024 / 4 ou (4 * 256 KB). Os blocos de memória podem ser
marcadas como somente de memoria para proporcionar diferentes níveis de proteção de
código, os blocos não podem ser apagados ou programado, protegendo assim o conteúdo
do bloco para o mesmo não ser modificado.
O microcontrolador TM4C129XNCZAD fornece melhor desempenho e economia de
energia, devido à aplicação de dois conjuntos de buffers de pré-busca de instruções.
Cada buffer de pré-busca é de 2 * 256 bits e pode ser combinado como um buffer de pré-
busca 4 * 256-bit.
SRAM
O microcontrolador TM4C129XNCZAD fornece 256 KB de SRAM de ciclo único on-
chip. A SRAM é implementado com quatro bancos de 32 bits de largura de intercalação
SRAM (matrizes separadas SRAM) que permitem maior velocidade entre acessos à
memória. A memória SRAM oferece quase 2 largura de banda de memória GB/s em uma
frequência de clock de 120 MHz.
EEPROM
A memoria EEPROM do processador tem 6 KB de memória acessíveis como 1536
palavras de 32 bits, 96 blocos de 16 palavras (64 bytes) cada, opção de proteção de
bloqueio para todo o periférico, bem como por bloco usando 32-bit para 96-bit códigos de
desbloqueio e suporte de interrupção para gravação de conclusão para evitar polling.
2. Barramento
A Figura 2 mostra as características do microcontrolador TM4C129XNCZAD.
Observe que há dois bus on-chip que ligam o núcleo para os periféricos. O The
Advanced Peripheral Bus (APB) é o bus legado. O Advanced High-Performance Bus
(AHB) fornece melhor back-to-back desempenho de acesso do que o bus APB.
Figura 2
3. Memoria de programa
A Figura 3 contém o valor de reposição do ponteiro de pilha e os endereços de
início, também chamados de vetores de exceção, para todos os manipuladores de
exceção. A tabela é construída utilizando o vetor de endereço ou deslocamento. A Figura
3 mostra a ordem dos vetores de excepção na tabela. O bit menos significativo de cada
vetor deve ser de 1, indicando que o manipulador de exceção é o código Thumb.
Figura 3
4. Memoria de dados
O processador ver a memória como uma coleção linear de bytes numerados em
ordem crescente a partir de zero. Por exemplo, bytes 0-3 realiza a primeira palavra
armazenado, e bytes 4-7 realizar a segunda palavra armazenada. Os dados são
armazenados no formato little-endian, com o byte menos significativo (lsbyte) de uma
palavra armazenada no byte de número mais baixo, e o byte mais significativo (Msbyte)
armazenado no byte número mais elevado. Figura 4 ilustra como os dados são
armazenados.
Figura 4
5. Instruções
O processador implementa uma versão do conjunto de instruções Thumb. As 
instruções suportadas para o processador está nas figuras, juntamente com uma breve 
descrição, flags e operandos.
• Colchetes angulares, <>, coloque formas alternativas de o operando
• Suspensório, {}, coloque operandos opcionais
• A coluna operandos não é exaustiva
• Op2 é um segundo operando flexível, que pode ser tanto um registo ou uma 
constante
• A maioria das instruções pode usar um sufixo código de condição opcional
Figura 5
Figura 6
Figura 7
Figura 8
Figura 9
Figura 10
Figura 11
6. Referencias
Tiva ™ TM4C129LNCZAD Microcontroller: DATA SHEET. 2007. Disponível em: 
<http://www.mouser.com/ds/2/405/tm4c129lnczad-461268.pdf>. Acesso em: 30/01/2016 
	1. Resumo da arquitetura
	2. Barramento
	3. Memoria de programa
	4. Memoria de dados
	5. Instruções
	6. Referencias