Aula 10 - Flip-Flops

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FLIP-FLOPS
Introdução
Introdução- Flip-Flops
 Também chamados de biestável por possuir 2 estados 
lógicos estáveis 0 e 1, eles são importantes por serem 
elementos básicos dos circuitos registradores contadores;
 O flip-flop possui como função armazenar níveis lógicos 
temporariamente, ou seja, funciona como elemento de 
memória;
 Os flip-flops podem ser de vários tipos de configurações 
com variadas entradas de controle, porém todos eles 
apresentam 2 saídas complementares chamadas Q e Q.
Flip-Flop RS Assíncrono
 Possui 2 entradas denominadas reset (R) e set
(S) e é assíncrono, porque o tempo necessário 
para a atualização das saídas Q e Ǭ depende 
apenas do atraso (∆t) das portas lógicas que 
constituem o seu circuito.
Flip-Flop RS Assíncrono
 Implementação de um flip-flop RS assíncrono:
Flip-Flop RS Assíncrono
• Devido à realimentação das saídas complementares Q e 
Q para as entradas das portas lógicas, só é possível 
conhecer os níveis lógicos das saídas num instante futuro 
(t + ∆t), conhecendo-se os níveis lógicos das entradas R e 
S e das saídas Q e Ǭ no instante atual (t), ou seja:
• Obs.: O ∆t representa o tempo de atraso das portas NOU.
o Q (t + ∆t) = R(t) + Q (t) 
 
o Q (t + ∆t) = S(t) + Q(t) 
Flip-Flop RS Assíncrono
• Tabela-Verdade do Flip-Flop RS Assíncrono:
Flip-Flop RS Assíncrono
• Símbolo lógico do flip-flop RS assíncrono:
Flip-Flop RS Assíncrono
 Sendo Qa : saída atual
 Sendo Qf : saída futura
Flip-Flop RS Síncrono
• Possui as entradas reset (R) e set (S), além de 
uma terceira entrada denominada CK (Clock), 
que através de um sinal externo, chamado 
pulso de clock (relógio), determina o instante 
de atualização das saídas Q e Q.
• Implementação de um Flip-Flop Síncrono:
Flip-Flop RS Síncrono
 Neste circuito, quando CK está em nível 0, as 
saídas Q e Q permanecem inalteradas 
independente das variações das entradas R e S.
 Quando CK está em nível lógico 1, as entradas 
R e S podem, juntamente com as saídas atuais 
Q e Q, podem definir estas saídas no instante 
futuro.
Flip-Flop RS Síncrono
 Símbolo lógico do flip-flop RS síncrono e 
tabela-verdade simplificada.
Flip-Flop RS Síncrono
 O Pulso de Clock que determina o instante em 
que as entradas R e S podem atuar , 
sincronizando a atualização das saídas.
 Obs: Os tempos dos níveis lógicos 0 e 1 do pulso 
de clock devem ser maiores que o tempo de 
atraso das portas lógicas do circuito, para que as 
saídas se atualizem sem problemas.
 O problema do ERRO lógico, Q = Q = 0, não foi 
resolvido para R = S = 1. 
Flip-Flop RS Síncrono
 Um flip-flop JK é uma variação do RS Síncrono, 
na qual foi incluída uma nova realimentação 
das saídas Q e Q às portas lógicas de entrada.
Flip-Flop JK
• Implementação de um flip-flop JK:
Flip-Flop JK
 Seu funcionamento é similar ao flip-flop RS Síncrono 
com exceção da condição de entrada J=K=1, na qual, 
logo que o pulso de clock muda de 0 para 1 as saídas se 
complementam, ou seja, passam de 0 e 1 para 1 e 0 ou 
vice-versa.
 Esta complementação das saídas e a realimentação às 
portas lógicas de entrada provocam sucessivas 
complementações (oscilação) enquanto o pulso de 
clock encontra-se em nível lógico 1.
Flip-Flop JK
 Esta oscilação para J=K=1 também não é desejável, 
pois trata-se de uma instabilidade do circuito.
Flip-Flop JK
 É formado por 2 flip-flops RS Síncronos ligados em 
cascata com um inversor entre a entrada de clock do 
primeiro (master/mestre) e a entrada de clock do 
segundo (slave/escravo), além de uma realimentação 
que vem das saídas Q e Q às portas lógicas de entrada.
 As saídas Q e Q complementam-se também apenas 
uma vez, permanecendo estáveis até que um novo 
pulso de clock completo (subida e descida) seja 
aplicado à entrada CK.
Flip-Flop JK Master-Slave (Mestre-Escravo)
• Tabela-verdade e símbolo lógico flip-flop JK master-slave:
Flip-Flop JK Master-Slave (Mestre-Escravo)
• Obs: Os símbolos utilizados para representar 
uma entrada de clock sensível às transições 
negativa e positiva são:
Flip-Flop JK Master-Slave (Mestre-Escravo)
Flip-Flop JK Master-Slave (Mestre-Escravo)
CK
Y
CK
Q
Q
X
J
K
Mestre/Master Escravo/Slave
•Para J = K = 1, tem-se:
• Quando CK = 1, o flip-flop master está habilitado 
e, então X e Y complementam-se, mas esta mudança não 
altera as saídas Q e Q, pois o flip-flop slave encontra-se 
desabilitado (CK = 0). Portanto, não havendo mudança 
em Q e Q, que estão realimentadas às entradas do 
circuito, X e Y não se alteram mais.
• Quando CK = 0, o flip-flop slave está habilitado 
(CK = 1) provocando uma mudança nas saídas Q e Q, não 
alterando novamente X e Y para realimentação, pois, 
agora é o flip-flop master que se encontra desabilitado.
Flip-Flop JK Master-Slave (Mestre-Escravo)
• Isto significa que, para J = 1 e K = 1, na subida do 
pulso de clock, X e Y complementam-se apenas uma vez 
e, na descida do pulso de clock, as saídas Q e Q 
complementam-se também apenas uma vez, 
permanecendo estáveis até que um novo pulso de clock 
completo (subida e descida) seja aplicado à entrada CK;
• O problema da oscilação foi resolvido e, outra 
característica interessante que é o fato das saídas se 
atualizarem somente na descida do pulso de clock, 
chamado de sensível à borda de descida ou transição 
negativa.
Flip-Flop JK Master-Slave (Mestre-Escravo)
• Trata-se de flip-flop JK Master-Slave com duas 
entradas Preset (PR) e Clear (CL) (chamada de 
assíncronas), as quais atuam diretamente nas 
saídas Q e Q independentemente do pulso de 
clock e do nível lógico das entradas J e K.
Flip-Flop JK Master-Slave com Preset e Clear
Flip-Flop JK Master-Slave com Preset e Clear
• Tabela-verdade e símbolo lógico do flip-flop JK 
Master-Slave com Preset e Clear:
Flip-Flop JK Master-Slave com Preset e Clear
• As entradas PR e CL são ativas em nível lógico 
0 e possui a função de forçar a saída Q para 1 
(preset ativo) ou para 0 (clear ativo);
• Para PR= 1 e CL=1, entradas desativadas, o 
flip-flop funciona normalmente, ou seja, suas 
saídas dependem de J, K e CK;
• O que ocorreria caso as portas ficassem ativas 
simultaneamente (PR=0 e CL=0)?
Flip-Flop JK Master-Slave com Preset e Clear
• A figura abaixo representa um flip-flop JK master-slave com 
um inversor entre suas entradas, formando um flip-flop D.
Flip-Flop D (variação do JK master-slave)
• Como J = K
• Se D = 0, então J = 0 e K = 1 (reset ativado), 
as saídas futuras do flip-flop serão Qf = 0 e Qf = 1;
• Se D = 1, então J = 1 e K = 0 (set ativado), as 
saídas futuras do flip-flop serão Qf = 1 e Qf = 0
Flip-Flop D (variação do JK master-slave)
• Tabela –verdade e símbolo lógico:
• Após o pulso de clock, o flip-flop apenas 
armazenará o valor da entrada D, sendo por isto 
chamado de latch (memória).
Flip-Flop D (variação do JK master-slave)
• Representa um flip-flop JK master-slave com 
as entradas curto-circuitadas.
Flip-Flop T
• Como J = K:
• Se T = 0, então J = K = 0, as saídas futuras 
do flip-flop permanecerão iguais às atuais (Qf = 
Qa e Qf = Qa).
• Se T = 1, então J = K = 1, as saídas futuras 
do flip-flop serão o complemento das atuais (Qf
= Qa e Qf = Qa).
Flip-Flop T
• Tabela –verdade e símbolo lógico
Flip-Flop T
• 1°) Analisar o circuito do flip-flop abaixo e construir sua 
tabela-verdade.
• (2°) Qual a diferença básica entre um flip-flop assíncrono e um 
síncrono?
Exercícios:
• (3°) É possível obter-se um flip-flop D a partir 
do flip-flop RS Síncrono? Justificar.
• (4°) É possível obter-se um flip-flop T a partir 
do flip-flop RSSíncrono? Justificar.
• (5°) Determinar as formas de onda das 
entradas J e K e das saídas Q e Q do flip-flop 
do circuito seguinte, dadas as formas de onda 
de CK, A e B. Considerar inicialmente Q = 0.
Exercícios:
• (6°) O que faz este circuito?
J Q
~QK
FF
A
CLK
J Q
~QK
FF
B
CLK
QA QB
CK
1
Exercícios: