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31/07/2013 1 1 Prof. Jonas de SouzaProf. Jonas de SouzaProf. Jonas de SouzaProf. Jonas de Souza AOC Fatec Jundiaí Prof. Jonas de Souza � Central Processing Unit � Cérebro do computador � Executa programas armazenados na memória principal. Um processador precisa: ◦ Buscar instruções ◦ Interpretar instruções ◦ Obter os dados ◦ Processar os dados ◦ Gravar os dados 2 31/07/2013 2 AOC Fatec Jundiaí Prof. Jonas de Souza � Conjunto de fios paralelos que conectam os componentes � Transmitem endereços, dados e sinais de controle � Podem ser externos à CPU, conectando-a à memória e aos dispositivos de E/S ou internos. 3 AOC Fatec Jundiaí Prof. Jonas de Souza � Unidade de Controle ◦ Busca instruções na memória principal e determina seu tipo � Unidade Lógica e Aritmética ◦ Efetua operações de adição e AND (E) booleano, para executar as instruções � Registradores ◦ Pequena memória de alta velocidade para armazenar resultados temporários ◦ Permite um certo controle das informações 4 31/07/2013 3 AOC Fatec Jundiaí Prof. Jonas de Souza 5 AOC Fatec Jundiaí Prof. Jonas de Souza � O mais importante é o Contador de Programas – PC – Program Counter) ◦ Indica a próxima instrução a ser buscada para execução ◦ O termo é enganoso, pois na verdade ele não conta nada, apenas indica a continuidade. � Registrador de instrução – IR – Instruction Register ◦ Contém a instrução que está sendo executada no momento em questão. � A maioria dos computadores possuem outros vários tipos de registradores 6 31/07/2013 4 AOC Fatec Jundiaí Prof. Jonas de Souza � Cada instrução é executada em uma série de pequenas etapas: 7 AOC Fatec Jundiaí Prof. Jonas de Souza � RISC – ◦ Reduced instruction set computer ◦ Computador com conjunto de instruções reduzido � CISC ◦ Complex Instruction Set Computer ◦ Computador com conjunto de instruções complexo � As máquinas RISC surgiram depois das CISC e precisavam de 4 ou 5 instruções para fazer o que o CISC fazia com somente uma instrução 8 31/07/2013 5 AOC Fatec Jundiaí Prof. Jonas de Souza � Porém, se as instruções fossem dez vezes mais rápidas (pois elas não eram interpretadas), o RISC seria melhor. � Imaginava-se que o RISC iria substituir completamente o CISC, porém, os programas feitos em CISC não poderiam ser convertidos facilmente para RISC. 9 AOC Fatec Jundiaí Prof. Jonas de Souza � A partir do 486, as CPU´s da intel possui um núcleo RISC para as instruções mais simples e outro CISC para as mais complexas. � O resultado foi: ◦ Instruções comuns rápidas ◦ Instruções menos comuns mais lentas � Esta abordagem Hibrida não é tão rápida quanto um projeto RISC puro, mas resultou em um projeto global competitivo e permitia a compatibilidade com os softwares antigos. 10 31/07/2013 6 AOC Fatec Jundiaí Prof. Jonas de Souza • Todas as instruções são diretamente executadas pelo hardware • Instruções comuns devem ser feitas diretamente pelo HW •Eliminar um nível de interpretação aumenta a velocidade • Maximiza a taxa na qual as instruções são executadas •Nem sempre as instruções são executadas na ordem que estão no programa 11 AOC Fatec Jundiaí Prof. Jonas de Souza • Instruções devem ser fáceis de decodificar •A decodificação de instruções individuais é crítica para a taxa de emissão de instruções. •Para melhorá-la, são criadas instruções regulares, de comprimento fixo, com um pequeno número de campos, etc. • Somente leituras e armazenamentos devem referenciar a memória •Todas as demais instruções devem referenciar registradores internos do processador, pois o acesso à memória é lento • Fornece vários registradores 12 31/07/2013 7 AOC Fatec Jundiaí Prof. Jonas de Souza • Pipelining - Executar duas ou mais coisas ao mesmo tempo • O processo de buscar as instruções na memória é um grande gargalo na velocidade da instrução • Desde 59, alguns processadores já buscavam instruções na memória antecipadamente. 13 AOC Fatec Jundiaí Prof. Jonas de Souza • A busca antecipada da instrução, divide a execução em duas partes: •Busca •Execução • O conceito de pipeline (paralelismo, tubulação) divide a execução da instrução em muitas partes •Cada parte é manipulada por uma parte do HW •Podem ser executadas em paralelo 14 31/07/2013 8 AOC Fatec Jundiaí Prof. Jonas de Souza 15 � Pipeline de cinco estágios. � Estado de cada estágio em função do tempo. São ilustrados nove ciclos de relógio. AOC Fatec Jundiaí Prof. Jonas de Souza • Ganhos com o paralelismo • Suponha que o ciclo dessa máquina seja de 2ns • Uma instrução leva 10ns para percorrer todo o caminho do pipeline de 5 estágios • A máquina poderia, portanto, funcionar a 100 MIPS (milhões de instruções por segundo) • Porém, na verdade, a cada 2ns uma instrução é concluída, o que dá uma velocidade real de 500 MIPS. 16
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