Apostila Concepção de Circuito Integrados Prof Nielsen

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APOSTILA DE CONCEPÇÃO DE CIRCUITOS INTEGRADOS 
 
 
 
 
 
 
 
 
Prof. Dr. Nielsen Castelo Damasceno 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
Natal – RN 
2012 
1 PROCESSO DE FABRICAÇÃO 
1.1 Processamento do Wafer 
Para se construir um dispositivo CMOS é necessária a realização de 
etapas de processamento da matéria prima que constitui tal dispositivo, o silício. 
O silício puro para fabricação de dispositivos eletrônicos é obtido do dióxido de 
Silício SiO2 com pureza de 99,5% e é industrialmente distribuído em forma de 
laminas circulares denominadas wafers. 
Através de processos envolvendo carbono, o silício puro sob forma 
policristalina é obtido do dióxido de silício. Este policristal é derretido em um 
cadinho junto com o dopante (P ou N) onde será fabricado o wafer. Um cristal de 
silício puro denominado semente é preso no extremo de uma barra metálica e 
mergulhado no cadinho contendo o silício derretido e em seguida é lentamente 
retirada fazendo-se movimentos circulares. O cristal se solidifica formando o 
cilindro de silício com alto grau de pureza. Este processo de fabricação é 
denominado processo de Czochralski. Ainda antes de ser cortado em lâminas 
(wafers) o silício é ainda purificado através do aquecimento local por forno de 
indução. A Figura 1.1 ilustra o processo. 
 
Figura 1.1: Processo de Czochralski 
Após a fabricação, os wafers estão prontos para serem utilizados como 
base para fabricação dos dispositivos. Para que se possa utilizar o wafer para 
fabricação de dispositivos eletrônicos, alguns processos são utilizados. A seguir 
serão descritos os processos básicos, lembrando que a tecnologia evolui 
continuamente e processos modernos estão sempre sendo criados. 
1.1.1 Oxidação 
 A oxidação consiste na criação de uma fina camada de dióxido de silício 
SiO2 (aprox. 1µm) na superfície do wafer com o objetivo de servir como isolante 
elétrico (para isolação do gate de transistores MOS por exemplo). A figura 1.2 
ilustra o processo de oxidação. Os dois métodos mais comuns de oxidação são: 
 
Figura 1.2: Processo de oxidação. 
Oxidação molhada 
Na oxidação molhada o wafer é aquecido entre 900 e 1000ºC em um 
ambiente de vapor de água. Então o óxido é formado de acordo com a reação 
mostrada na equação 1.1. 
 
Oxidação seca 
 Na oxidação seca o óxido é formado aquecendo-se o wafer a 1200ºC na 
presença de oxigênio puro como mostrado na equação 1.2. 
 
1.1.2 Corrosão 
Como o próprio nome já diz, consistem em retirar certas partes do silício 
delimitadas por alguma máscara para que se retire apenas as partes desejadas. 
A Figura 1.3 ilustra o processo. 
 
 
Figura 1.3: Processo de corrosão. 
A corrosão pode se dá por duas maneiras: 
Corrosão líquida 
Neste tipo de corrosão, ácidos como o ácido sulfídrico são aplicados na 
superfície do material e as partes desprotegidas são corridas. A profundidade da 
área corroída é aproximadamente 1µm neste tipo de corrosão e áreas próximas 
as bordas das máscaras também são corroídas, o que é uma desvantagem 
desse tipo de técnica. 
Corrosão por plasma 
Neste tipo de corrosão um gás inerte como o CF4 é submetido a um 
campo elétrico muito intenso formando o que chamamos de plasma, como 
mostra a reação 1.3. 
 
O silício quando exposto ao plasma reage como na equação 1.4 
 
Como o SiF4 é um gás, a corrosão é feita igualmente na direção do campo 
elétrico 
1.1.3 Deposição 
 
 Deposição é o processo onde um material qualquer é depositado sob 
forma de uma fina camada (da ordem de µm’s) na superfície da lâmina, pode-se 
dar por epitaxia, vaporização química, evaporação ou borrifamento. A figura 1.4 
ilustra o processo de deposição. 
 
 
Figura 1.4: Processo de deposição. 
Epitaxia 
 É o crescimento de cristais de algum material na superfície normalmente 
através de processos que podem ser 
x Epitaxia em fase de vapor (VPE): Neste tipo de epitaxia o material a ser 
composto faz parte de um gás (no caso do silício por exemplo o SiH4). 
Quando aquecida e exposta a esse gás, a lâmina recebe a deposição do 
material e gera como subproduto um outro gás. Neste processo podemos 
ter o crescimento do filme de material depositante da ordem de 
1µm/minuto. 
x Epitaxia por feixe de moléculas (MBE): Aqui o material depositante é 
aquecido em recipientes com aberturas direcionadas para a lâmina em 
ambiente de alto vácuo. Desta forma, controlando-se a temperatura de 
aquecimento pode-se controlar a velocidade de deposição do material de 
maneira bastante precisa. Esta técnica é capaz de depositar material em 
camadas extremamente finas (da ordem de 1nm). 
A vantagem da epitaxia é que o depositante segue a mesma orientação 
cristalina da rede fazendo com que o filme criado reproduza a estrutura da 
lâmina. 
Deposição química de vapor (CVD) 
 É um processo semelhante a epitaxia, porem pode-se depositar 
praticamente qualquer material sobre a lâmina, porem fazendo-se com que não 
se tenha a orientação do material depositante. 
Evaporação 
 É o processo no qual metais de baixo ponto de fusão são depositados na 
lâmina. Por exemplo em uma câmara de vácuo, o alumínio pode ser depositado 
para construção de contatos elétricos entre os componentes da lâmina. 
Borrifamento 
Nesta técnica, o material depositante é colocado em uma placa metálica 
e a lâmina (onde será depositado o material) é colocada em outra. O conjunto é 
posto em uma câmara com um gás inerte sob baixa pressão e uma alta tensão 
é aplicada entre as placas. O gás então se ioniza e os íons que são acelerados 
na direção do campo elétrico arrancam moléculas do material depositante e se 
alojam na lâmina. Nesta técnica não é importante o ponto de fusão do material 
depositante. 
 
1.1.4 Dopagem 
 Uma das etapas mais importantes para criação dos dispositivos na lâmina 
é a dopagem de certas regiões do silício com dopantes do tipo P ou N. Dopar 
um material semicondutor consiste em adicionar impurezas (normalmente na 
ordem de 107 átomos de semicondutor para 1 átomo de impureza) para aumentar 
sua condutividade e obter-se efeitos elétricos desejados (como formação de 
junções semicondutoras). O processo de dopagem utiliza mascaras para 
controlar a região a ser dopada. Existem basicamente dois processos de 
dopagem mostrados mais adiante. Na figura 1.5 é ilustrado o processo de 
dopagem. 
 
Figura 1.5: Processo de deposição. 
Dopagem por difusão 
Este é o processo mais simples de dopagem. Consiste em aquecer as 
lâminas a uma temperatura em torno de 1000ºC e submete-las a uma mistura 
de gás inerte com o gás dopante. Com a temperatura, o dopante penetra na 
superfície das lâminas onde não esteja protegido pela máscara e as impurezas 
se alojam. Nesta técnica, as impurezas não penetram muito profundamente e a 
área dopada não é precisamente definida pela máscara devido ao não controle 
da difusão dos átomos na lâmina. 
Dopagem por implantação iônica 
 Nesta técnica, uma câmara de ionização forma íons do material dopante 
(impureza) e estes são acelerados na direção da lâmina através de um campo 
elétrico intenso. Esta técnica tem a vantagem de podermos controlar a 
profundidade de penetração das impurezas controlando-se a intensidade do 
campo aplicado e a perfeita definição da região dopada pela máscara. Uma 
desvantagem desta técnica é a sua lentidão, já que apenas uma lâmina é 
processada por vez. 
1.2 Fotolitografia 
 Para se fabricar um dispositivo (uma porta inversora por exemplo) é 
necessário a realização dos processos citados na seção anterior de maneira 
controlada. Para que seja possível aplicar umdestes processos em determinada 
parte da lâmina são utilizadas mascaras. Uma máscara é uma lâmina opaca com 
aberturas (ou partes transparentes) apenas nos locais onde se deseja que o 
processo seja aplicado. A técnica consiste em revestir a lâmina toda com um 
material denominado fotoresist, que é um material sensível a luz como o 
ultravioleta. Após isso, a máscara é colocada sobre a lâmina e é iluminada com 
a luz ultravioleta. As partes opacas da lâmina não deixarão que a luz incida no 
fotoresist e ali não haverá mudanças. Nas partes onde a luz passa (lugares 
transparentes da máscara) o fotoresist será eliminado. O resultado é que o 
fotoresist assumirá o formato da máscara estando presente apenas onde estava 
opaco na mesma. A figura 1.6 ilustra o processo. 
 Após o fotoresist ter assumido a forma da máscara, o processo é aplicado 
e as regiões protegidas pelo fotoresist não são afetadas. Alguns processos mais 
agressivos como a corrosão de alguns materiais, necessitam de um agente 
protetor mais forte que o fotoresist, neste caso podem ser utilizados camadas de 
compostos mais resistentes à corrosão como o nitrito de silício (Si3N4) que pode 
ser moldado com fotolitografia comum (usando o fotoresist) e servir de proteção 
contra a corrosão das áreas delimitadas pela máscara. 
 
Figura 1.6: Uso de máscaras para controlar a região de aplicação de algum 
processo. 
 
1.3 O Transistor MOS 
 Vamos descrever a seguir o processo completo de fabricação de um 
transistor MOS (tipo N por exemplo). Iniciamos o processo com uma lâmina de 
silício dopado tipo P como mostrado na figura 1.7 e 1.16(a). 
 
Figura 1.7: Lâmina de silício original. 
Por oxidação, uma fina camada de SiO2 é depositada na superfície da 
lâmina (figuras 1.8 e 1.16(b)). 
 
Figura 1.8: Lâmina oxidada. 
 
Figura 1.9: Aplicação do fotoresist. 
Por deposição o fotoresist é colocado para assumir a forma da mascada 
de dreno/source (figuras 1.9 e 1.16(c)). 
Em seguida, a máscara de dreno/source é aplicada (figuras 1.10(a) e 
1.16(d)), estabelecendo seu padrão no fotoresit (figuras 1.10(b) e 1.16(e)). 
 
Figura:1.10: Máscara de dreno/fonte. 
 
Com o fotoresist pronto, a dopagem é feita utilizando-se implantação 
iônica ou difusão utilizando fósforo (figuras 1.11 e 1.16(f)). 
 
Figura 1.11: Dopagem. 
 
Figura 1.12: Dopagem e aplicação do polisilício. 
 
 
 
Em seguida, o fotoresist é retirado (figuras 1.12(a) e 1.16(g)) e, por 
deposição, uma camada de polisilício é adicionada (figuras 1.12(b) e 1.16(h)). 
O polisilício é um material condutor que é empregado para fabricação dos gates 
dos transistores, sua facilidade de moldagem por fotolitografia é importante na 
hora de estabelecer conexões entre portas como veremos mais adiante. 
Novamente o fotoresist é adicionado (figuras 1.13(a) e 1.16(i)) e a máscara de 
gate é aplicada (figuras 1.13(b) e 1.16(j)). 
 
Figura 1.13: Aplicação da máscara de gate. 
 
Com o fotoresist moldando o gate (figuras 1.14(a) e 1.16(k)), por corrosão 
é retirado o excesso de polisilício e óxido (figuras 1.14(b) e 1.16(l)). 
 
Figura 1.14: Ligação dos gates. 
Finalmente o fotoresist é retirado (figuras 1.15 e 1.16(m)) e o transistor 
está pronto. 
 
Figura 1.15: Transistor formado. 
A figura 1.16(n) mostra um corte transversal no bloco final, veja que a 
estrutura é exatamente igual a representação bidimensional do transistor, 
mostrando a simplicidade de sua construção. 
 
Figura 1.16: Processo de fabricação de um transistor MOS. 
 
1.4 Portas Lógicas 
 
Seguindo o modelo de fabricação de transistores MOS, veremos agora 
como são fabricadas portas lógicas a nível físico. Como já vimos, começaremos 
o processo com o wafer como base onde serão aplicados os processos vistos 
anteriormente. Na construção do transistor, tinha-se uma base dopada P (se o 
transistor fosse do tipo N) ou N (se o transistor fosse do tipo P). No caso de 
portas lógicas ou circuitos complexos, irão existir transistores de ambos os tipos. 
Devido a existência dos dois tipos de transistores, devemos ter bases dopadas 
de ambos tipos (P e N), por isto são definidos 3 tipos de processos que serão 
vistos a seguir. 
 
1.4.1 Processo N-Well 
 O processo denominado N-well é o processo no qual temos a base toda 
dopada com material P e nas regiões onde se deseja uma base N é feita a 
dopagem separadamente. A figura 1.17 mostra a construção de 2 transistores 
(um do tipo N e outro tipo P) lado a lado na mesma lâmina. 
 
Figura 1.17: Construção de 2 transistores via processo N-well. 
 
Podemos observar que o transistor do tipo N aproveita a base P da própria 
lâmina, enquanto a base N necessária para formação do transistor P é 
implantada sobre a lâmina para depois o transistor ser construído. 
 
1.4.2 Processo P-Well 
 
No processo P-well da mesma forma que o N-well temos a base toda 
dopada, porém com material N e nas regiões onde se deseja uma base P é feita 
a dopagem separadamente. A figura 1.18 mostra a construção de 2 transistores 
(um do tipo N e outro tipo P) lado a lado na mesma lâmina utilizando o processo 
P-well. 
 
Figura 1.18: Construção de 2 transistores via processo tipo P-well. 
Podemos observar que o transistor do tipo P aproveita a base N da própria 
lâmina, enquanto a base P necessária para formação do transistor N é 
implantada sobre a lâmina para depois o transistor ser construído da mesma 
maneira que no N-well, invertendo-se apenas os portadores. 
 
1.4.3 Processo epitaxial 
 
 O processo epitaxial pode ser visto como uma mistura dos processos N-
well e P-well. Neste processo, uma base denominada base epitaxial é utilizada 
e no lugar onde se pretende construir um transistor, deve-se dopar com o 
material correspondente a sua base (P para transistores tipo N e N para 
transistores tipo P). A figura 1.19 mostra novamente a construção de 2 
transistores, porem utilizando o processo epitaxial. 
 
Figura 1.19: Construção de 2 transistores via processo tipo epitaxial. 
 
Podemos observar que embora um dos transistores possa usar dopagem 
na própria lâmina, ambos têm suas bases construídas antes sobre a base 
epitaxial. 
 
1.5 Porta Inversora 
 
 Detalharemos agora a construção física de uma porta inversora CMOS. 
Para efeito de ilustração utilizaremos o processo epitaxial, descrevendo cada 
processo envolvido. A figura 1.20, 1.21 e 1.22 mostram todas as etapas de 
fabricação. Detalharemos cada uma destas etapas a seguir. 
1. Começamos com a lâmina de silício contendo o silício epitaxial vazio. 
(Figura 1.20(a)). 
2. Em seguida aplicamos o fotoresist para criação da região P-well (Figura 
1.20(b)) 
3. utilizando a máscara P-well que é então aplicada à lâmina. (Figura 
1.20(c)). 
4. O fotoresist é então moldado pela mascara, criando assim a região P-well. 
(Figura 1.20(d)). 
5. Por dopagem a região P-well é criada na parte desprotegida pela 
mascara. (Figura 1.20(e)). 
6. Uma nova camada de fotoresist é adicionada, desta vez para criação da 
região N-well. (Figura 1.20(f)). 
7. A mascara N-well é aplicada na lâmina (Figura 1.20(g)). 
8. e o fotoresist é moldado à mascara. (Figura 1.20(h)). 
9. A região N-well é então construída utilizando-se o processo de dopagem. 
(Figura 1.20(i)). 
10. Para isolamento dos dois transistores que comporão a porta, uma camada 
de nitrito é colocada (Figura 1.20(j)). 
11. e o fotoresist é então aplicado para moldar o nitrito. (Figura 1.20(k)). 
12. A mascara com as áreas a serem corroídas é aplicada (Figura 1.20(l)). 
13. e o fotoresist é moldado para que, por corrosão específica para o nitrito, 
a camada de nitrito seja moldada. (Figura 1.21(a)).14. Por corrosão específica do nitrito o mesmo é moldado (Figura 1.21(c)). 
15. para que finalmente a corrosão do silício seja feita. (Figura 1.21(c)). Esta 
etapa requer a camada denitrito devido a violência da corrosão do silício. 
Devido a isto a proteção é feita com nitrito, que além de resistir a corrosão 
do silício, pode ser moldado com fotoresist através de um processo de 
corrosão específica para o nitrito (que não afeta o fotoresit). 
16. Com o silício corroído a isolação é feita. (Figura 1.21(d)). 
17. Antes da construção dos gates, é preciso isola-los das demais partes dos 
transistores. Isto é feito com o crescimento do óxido de silício. (Figura 
1.21(e)) 
18. Com o óxido colocado, a camada de polisilício é depositada (Figura 
1.21(f)). Esta camada formará os gates dos transistores na sua forma 
interligada. 
19. O fotoresist é colocado para formação dos gates (Figura 1.21(g)). 
20. e a máscara de gate é aplicada (Figura 1.21(h)). Como podemos 
observar, a máscara cria um gate em cada transistor e já os interliga, pois 
o polisilício é um material condutor. 
21. Os gates então são construídos interligados pelo polisilício da etapa 
anterior. (Figura 1.21(i)). 
22. O próximo passo é colocar o fotoresist para criação das regiões de dreno 
e fonte do transistor N e substrato do transistor P. (Figura 1.21(j)). 
23. e aplicar a máscara de dreno/fonte e substrato para moldar o fotoresist. 
(Figura 1.21(l)). 
24. Por dopagem as regiões de dreno e fonte do transistor N e a região de 
substrato do transistor P são criadas (Figura 1.22(a)). Observe que a 
máscara, na região de dreno/fonte, apesar de ser um retângulo aberto, 
apenas as regiões de dreno e fonte são dopadas. Isto se dá porque o gate 
anteriormente criado também serve de proteção na hora de dopar, 
formando então apenas duas pequenas regiões onde o implante de íons 
da dopagem é feito. 
25. Da mesma maneira a máscara de dreno e fonte do transistor N e substrato 
da região P foi feita, as regiões de dreno e fonte do transistor P e substrato 
do transistor N são formadas. (Figura 1.22(b)). Devemos observar que 
nas duas regiões (P e N) uma pequena linha de dopante no substrato foi 
colocada e dopada com o mesmo material do substrato. Isto é necessário 
para definição do terminal de fonte pois este deve ser ligado ao substrato 
para prover portadores negativos na hora da polarização do transistor. 
26. Após dopadas as regiões, os 2 transistores estão prontos para receberem 
as demais interligações. (Figura 1.22(c)). 
27. Para separar as partes construídas até agora, uma camada de material 
isolante é depositada na lâmina (Figura 1.22(d)). 
28. e a máscara de contatos é aplicada. (Figura 1.22(e)). 
29. Com os furos para os contatos prontos (Figura 1.22(f)), 
30. a mascara de metal1 (ligações) é aplicada. (Figura 1.22(g)). 
31. Por deposição o alumínio é colocado, preenchendo os furos dos contatos 
e ligando-os conforme o circuito da porta inversora. (Figura 1.22(g)). 
32. Outra camada isolante é depositada para isolar os PAD’s das conexões. 
(Figura 1.22(h)). 
33. A máscara de contatos de PAD’s é aplicada (Figura 1.22(i)) para ligação 
dos terminais externos da porta (entrada, saída, Vcc e terra). Estas 
ligações são feitas com grandes regiões de contato denominadas PAD’s. 
34. Os furos para os contatos dos PAD’s são feitos (Figura 1.22(j)). 
35. e o alumínio é depositado junto com o fotoresist para aplicação da 
máscara dos PAD’s (Figura 1.22(k)). 
36. onde finalmente temos a porta pronta. Na £gura 1.22(l) podemos 
observar que o PAD da frente é o PAD de saída da porta, o PAD do final 
é o da entrada (perceba que o furo do contato do mesmo vai até a ligação 
dos gates), o PAD da direita é o PAD de ligação do terra e o último (o da 
esquerda) é a ligação do Vcc da porta. 
 
 
Figura 1.20: Processo de fabricação de uma porta inversora CMOS. 
 
Figura 1.21: Processo de fabricação de uma porta inversora CMOS. 
 
 
Figura 1.22: Processo de fabricação de uma porta inversora CMOS. 
1.6 Layout de Mascaras 
 
 Na seção anterior vimos como é o processo de fabricação de uma porta 
inversora. Para fabricação de outras portas como NANDs, NORs e até mesmo 
circuitos complexos, os processos são exatamente os mesmos mudando-se 
apenas as máscaras aplicadas em cada etapa. Isto nos leva ao último e mais 
baixo nível de representação de uma estrutura ou sistema lógico, o seu layout. 
Seguindo a escala de representações de sistemas digitais, começamos a 
representação de um sistema digital no nível de descrição de sistema onde 
utilizamos linguagens como VHDL para modelar e representar o comportamento 
de um sistema digital. Depois passamos para modelagem utilizando portas 
lógicas onde a partir de entidades básicas e conexões entre as mesmas, somos 
capazes de representar nosso sistema bem como seu comportamento. A 
próxima representação é a representação elétrica onde utilizamos transistores 
para modelar o sistema lógico através de circuitos que funcionam como chaves. 
Finalmente como último passo até a sua real implementação, temos a 
representação através do seu layout, que significa "desenhar" o circuito não mais 
pelos transistores que o compõem e sim pelas máscaras necessárias a sua 
construção física. 
 Para construir o layout de um circuito lógico, seguimos exatamente os 
mesmos passos usados na construção física, porem trabalharemos agora 
apenas com as máscaras. A representação é feita desenhando-se cada máscara 
com um tipo de linha ou preenchimento para que se possa diferencia-las, já que 
o layout será composto da superposição das mesmas. Devemos começar 
definindo as regiões onde serão colocados os substratos dos transistores 
utilizados. Como vimos nas seções anteriores isto é feito utilizando-se um dos 
3 processos vistos (N-well, P-well ou Epitaxial). Definido o processo temos a 
primeira máscara, que é a máscara que definirá as regiões que serão dopadas 
com material P ou N de acordo com o transistor implementado naquela região. 
 Na figura 1.23(a) a máscara N-well está representada com um tracejado 
verde. A próxima máscara aplicada será a máscara de gate que constrói os 
gates dos transistores e os interliga (figura 1.23(b)). A seguir temos as máscaras 
para os canais N e P que na figura 1.23(c) e 1.23(d) estão em verde e amarelo. 
Após a aplicação das máscaras das regiões P e N os transistores estão prontos. 
A seguir é aplicada a máscara de contatos (figura 1.23(e)) que representa 
apenas os pontos onde existirá um contato elétrico. Observe que para porta 
inversora, precisamos conectar os drenos dos transistores e conecta-los a saída, 
isto requer que em cada parte das regiões dopadas exista um contato. O mesmo 
ocorre para ligação dos fontes com Vcc e terra, a ligação dos drenos com a saída 
da porta e os contatos com o substrato. Feitos os contatos aplica-se a máscara 
de metal1 para construir as ligações elétricas existentes na porta com mostra a 
figura 1.23(f). 
Definidas todas as máscaras, o layout final é construído superpondo-se 
as mesmas como mostrado na figura 1.24(a). As figuras 1.24(c) e 1.24(b) 
mostram o layout para portas NOR e NAND respectivamente. 
 
 
Figura 1.23: Detalhe de cada máscara necessária para construção de 
uma porta inversora. 
 
 
 
 
 
 
Figura 1.24: Layers das portas inversora, NAND e NOR. 
 
1.7 Exemplo de implementação 
 
 Vamos mostrar agora um exemplo de implementação do layout de uma 
porta XOR utilizando o layout das portas básicas já conhecidos. 
 A função lógica da porta XOR pode ser escrita como ܣْ ܤ = ܣҧ + ܤതതതതതതതത +
ܣ + ܤതതതതതതതതത. A configuração de portas para esta função é mostradana figura 1.25. 
 
Figura 1.25: Circuito lógico para uma porta XOR. 
 
 Observamos que temos 2 portas inversoras, 2 portas NOR e uma porta 
OR. Como em termos de layout só podemos (até agora) representar portas 
inversoras, NANDs e NORs, a porta OR deverá ser substituída por uma porta 
NOR e uma porta inversora. Cada porta necessita de uma faixa de material N 
em cima de uma faixa de material P para implementar os transistores que 
compõem a porta (faixa de material N em cima para implementar os transistores 
P e faixa de material N abaixo para implementar os transistores P) como mostra 
a figura 1.26. 
 
Figura 1.26: Bases para formação de uma porta lógica. 
 
Observando o circuito lógico da porta XOR podemos ver 2 níveis de portas 
(O nível formado pela entrada A e a inversora ligada a esta entrada, a porta NOR 
de cima e a última porta OR. Temos também o nível formado pela entrada B e a 
porta NOR na parte de baixo). Como a porta OR no final será formada por uma 
porta NOR seguida por uma porta inversora, podemos colocar a porta NOR no 
nível de cima e a inversora no nível de baixo. Isto nos leva a projetar 2 níveis de 
bases como mostra a figura 1.27. 
 
Figura 1.27: Bases para construção da porta XOR. 
 
Com as bases escolhidas já podemos definir as primeiras mascaras que 
serão as máscaras de substratos. Se utilizarmos o processo epitaxial temos as 
duas mascaras prontas, a máscara N-well e P-well formadas pelas faixas N, P, 
N e P na figura 1.27. 
O próximo passo é copiar os layouts das portas para os substratos nas 
suas posições e interligar. A figura 1.28(a) mostra a colocação das portas 
inversoras e NORs nos lugares que correspondem fisicamente no circuito lógico 
sem nenhuma interligação. Note que há um espaço entre as faixas com os 
materiais N-well e P-well, este espaço servirá para o roteamento das ligações 
entre entradas e saídas das portas. 
 
 
 
Figura 1.28: Passos para construção do layout de uma porta XOR. 
 
Após definidas as posições das portas, temos que interliga-las. Um 
grande problema na hora de ligar as entradas e saídas das portas é o 
roteamento. Não pode haver cruzamento entre metais da mesma camada, por 
isso temos que utilizar mais de uma camada de metal e contatos (denominados 
metal ‘n’ e contatos ‘n’onde n será o número da camada). A figura 1.28(b) mostra 
a ligação das conexões da camada 1 (metal1 e contatos1) vejam que onde 
deveríamos ligar na entrada A da porta, a máscara para. Para cruzar os metais 
da camada 1 utilizamos contatos e metais da camada 2 como mostra a figura 
1.28(b) e finalmente para terminar e cruzaras duas camadas temos o metal 3. A 
figura 1.29 mostra a porta completa. 
 
Figura 1.29: Layout da porta XOR. 
 
1.8 Super Portas 
 
Até a seção anterior, já temos condições de implementar a nível físico um 
sistema digital utilizando NANDs, NORs e portas inversoras. Na prática, embora 
seja possível implementar qualquer circuito utilizando estas portas básicas, 
circuitos complexos ficariam muito grandes se implementados apenas utilizando-
se estas portas. Para resolver o problema de tamanho, algumas funções lógicas 
são representadas e implementadas diretamente utilizando uma porta lógica 
apenas. Esta porta que implementa diretamente uma função lógica mais 
complexa é denominada super porta. A figura 1.30 mostra um exemplo de super 
porta e o conjunto de portas equivalente que implementa a mesma função lógica. 
 
 
Figura 1.30: Exemplo de uma super-porta. 
 
 O exemplo mais conhecido de super-porta é a porta XOR. A porta XOR 
implementa a função ܵ = ܣҧܤ + ܤതܣ que é uma função composta por funções 
básicas. A figura 1.31 mostra a porta XOR como super-porta e o conjunto de 
portas comuns equivalente. 
 
 
Figura 1.31: Porta XOR como uma super-porta. 
 
1.9 Lógica Complementar (CMOS) 
 
 Para que uma super-porta seja implementada no menor espaço possível 
em seu layout é preciso desenha-la com o menor número de transistores 
possível. Se formos implementa-la usando os circuitos das portas básicas 
seriam utilizados muitos transistores de maneira desnecessária. Uma forma de 
implementar reduzindo bastante o número de transistores é utilizando a lógica 
complementar. O objetivo é construir um circuito como mostrado na figura 1.32. 
Para entender como funciona esta implementação vamos olhar para 
figura 1.33, nela temos a implementação das 3 portas básicas (inversora, NAND 
e NOR) respectivamente. As portas básicas são construídas utilizando-se lógica 
complementar, portanto vamos extrair delas as 2 regras básicas de construção 
necessárias para utilização desta lógica. 
 
 
Figura 1.32: Exemplo de implementação em lógica complementar. 
 
 
Figura 1.33: Portas básicas. 
 
1. Transistores P ficam acima e transistores N abaixo. Como podemos 
notar, em todas as portas os transistores do tipo P estão na parte superior 
da implementação (voltados para Vcc) e os transistores do tipo N estão 
abaixo (apontando para o terra). Esta é uma regra física, já que os fontes 
dos transistores do tipo P devem estar mais positivos que seus drenos 
para o mesmo funcionar como chave. 
2. A ligação dos transistores P e N devem ser feitas de forma complementar. 
Podemos observar que cada transistor P está ligado à uma mesma 
entrada que um transistor N. Dizemos neste caso que são transistores 
equivalentes (estão ligados à mesma entrada). A regra 2 diz que 
transistores equivalentes devem estar ligados de forma complementar, ou 
seja, quem estiver em série em cima deve ficar em paralelo em baixo e 
vice-versa. Por exemplo na porta NAND, os transistores P (acima) estão 
ligados em paralelo, portanto os transistores N (abaixo) devem estar 
ligados em série. 
 
Estas são as duas regras que devem ser obedecidas para construirmos 
uma porta utilizando lógica complementar. Para sistematizar o projeto de tais 
portas, veremos a seguir um método de projeto que implementa funções lógicas 
da forma ܵ = ଵ݂ כ ଶ݂ כ ڮכ ௡݂തതതതതതതതതതതതതതതതതതത onde ௜݂ é uma entrada (A, B, etc...) ou uma 
combinação de entradas que não contenha inversões e כ pode ser operações de 
AND ou OR. Uma função que pode por exemplo ser implementada assim é a 
função ܵ = ܣ(ܤ + ܥ(ܦ + ܧ) + ܨ) + ܩതതതതതതതതതതതതതതതതതതതതതതതതതതതതതതതതത. Isto equivale a implementar a super-porta 
que com saída S. Aqui, temos ଵ݂ = ܣ, ଶ݂ = ܤ + ܥ(ܦ + ܧ) + ܨ e ܨଷ = ܩ. O primeiro 
asterisco é uma operação AND e o segundo uma operação OR. Observe que 
sempre temos a negação da saída, isto é uma consequência natural da regra 1, 
pois os transistores N ficam ligados ao terra. Por exemplo observemos a porta 
NOR, ela é a implementação da função ܵ = ܣ + ܤതതതതതതതത (a negação de uma operação 
OR entre A e B). A sistemática utilizada é simples, e consiste em implementar a 
lógica dos transistores N baseado na função S, depois gerar a sua versão 
complementar para ligar os transistores P. Para ligar os transistores N de acordo 
com a função desejada utilizamos o seguinte procedimento (onde cada transistor 
terá seu gate ligado a uma entrada): 
1. Transistores em série ĺ Lógica AND. 
2. Transistores em paralelo ĺ Lógica OR. 
 
Portanto, dada a função lógica, ignoramos a inversão em sua saída (já que 
esta é implementada naturalmente pela ligação dos transistores N ao terra) e 
construímos a lógica da função com os transistores N seguindo o procedimento 
série/paralelo AND/OR dito acima considerando cada transistor como uma 
entrada (seu gate ligado à mesma). Depois construímos a parte de cima da porta 
como sendo a versão complementar do circuito que acabamos de implementar 
com os transistores N. Podemos resumir o procedimento para o projetode super-
portas como segue; 
1. Dada a função lógica a ser implementada, separar as ௜݂ݏ e observar as 
operações que são utilizadas. 
2. Para cada operação colocar um bloco em série ou paralelo (dependendo 
da operação). 
3. Se a função for uma entrada, o bloco será um transistor com o gate ligado 
a esta entrada. 
4. Se for uma combinação separar novamente as funções que compõem 
esta combinação e, para cada operação, colocar um bloco novamente em 
série ou paralelo. 
5. continuar até que todos os transistores estejam ligados. 
 
 
A figura 1.34 mostra passo a passo o projeto de uma super-porta cuja função 
é dada por ܵ = ܣ(ܤ + ܥ) + ܦതതതതതതതതതതതതതതതതതത. Primeiro descartamos a inversão na saída e 
observamos que ଵ݂ = ܣ, ଶ݂ = (ܤ + ܥ) e ଷ݂ = ܦ. As operações são AND e OR ( ଵ݂ 
AND ଶ݂ OR ଷ݂) portanto temos um bloco ଵ݂ = ܣ em série com ଶ݂ e ambos em 
paralelo com um bloco ଷ݂. Os blocos ଵ݂ e ଷ݂ são entradas, então os blocos são 
substituídos por transistores ligados as suas respectivas entradas. Após este 
passo observamos que o bloco ଶ݂ é composto por 2 entradas em paralelo (lógica 
OR) completando assim a ligação dos transistores N. Agora basta ligar de forma 
complementar os transistores P e o circuito está pronto. 
Se ao invés da função lógica tivermos um conjunto de portas para 
implementar o circuito equivalente com transistores o raciocínio é o mesmo, só 
devemos considerar cada porta como uma operação e cada entrada como uma 
função ௜݂. 
 
1.10 Layout de Super-Portas 
 
 Para implementar o layout de uma super-porta temos que projetar as 
máscaras necessárias para confeccionar os transistores e interliga-los. Para 
simplificar a disposição espacial dos transistores podemos implementar ligações 
entre dreno/fonte de transistores diretamente no material dopante. 
 
Figura 1.34: Projeto de uma super-porta 
 
As figuras de 1.36(a) a 1.36(d) mostram como uma porta NAND pode ser 
construída com os transistores N e P ligados pelo material dopante. A figura 
1.36(a) mostra a porta com a construção dos transistores separados, nas figuras 
1.36(b) e 1.36(c) foi feita apenas a rotação dos transistores P e N e na figura 
1.36(d) a ligação elétrica com metal1 foi retirada, deixando os transistores 
ligados no próprio material dopante. Caso exista mais de um transistor com 
ligação entre dreno/fonte as mesmas podem ser feitas no mesmo material 
dopante. 
 Na próxima seção veremos como implementar o layout para circuitos de 
várias super-portas. Como visto acima, caso haja uma ligação entre 2 ou mais 
transistores, podemos simplificar as máscaras utilizando o mesmo material 
dopante para ligar os mesmos. A seguir vamos mostrar a implementação da 
super-porta cujo circuito é mostrado na figura 1.37. 
 Começamos com uma lâmina com as duas regiões de substrato (N ou P). 
Na região N serão implementados os transistores P (parte de cima do circuito) e 
na região P serão implementados os transistores N (parte de baixo). Na figura 
1.38 estão colocadas as regiões onde £carão os transistores. 
 Como cada transistor P tem seu gate ligado no seu respectivo transistor 
N, esta ligação é feita com uma simples linha de polisilício ligando a região de 
dreno/fonte do transistor P com seu respectivo transistor N (colocados um abaixo 
do outro como mostra a figura 1.39). 
 Na figura 1.40 são mostradas algumas ligações que devem existir no 
layout e a figura 1.41 o layout completo. 
 Ainda podemos simplificar, implementando as ligações de alguns 
transistores utilizando-se o mesmo dopante. A figura 1.42 mostra o layout com 
as ligações feitas nos locais possíveis. 
 
Figura 1.36: Ligação dos transistores pelo material dopante. 
 
 
 
 
 
Figura 1.37: Circuito de uma super-porta. 
 
Figura 1.38: Disposição dos transistores no layout. 
 
1.11 Caminhos de EULER 
 Como vimos na seção anterior, poremos simplificar o layout de uma 
super-porta ligando pelo dopante transistores que tenham alguma ligação 
dreno/fonte em comum. Podemos dispor os transistores em diversas 
seqüências; A vizinho a B, vizinho a C, etc, ou primeiro B depois A, C, etc (como 
mostrado na figura 1.43). Dependendo da sequência disposta, podemos obter 
uma maior ou menor simplificação em termos de ligação direta pelo dopante. 
Pode existir uma determinada sequência onde todos os transistores podem estar 
ligados através do dopante e para encontrar tal sequência utilizamos uma 
representação em termos de grafo como mostrado a seguir. 
 
Figura 1.39: ligações dos gates no layout. 
 
 
Figura 1.40: Algumas ligações feitas no layout. 
 
1.11.1 Gráfico do circuito 
 
 Para representar o circuito de uma super-porta utilizando grafos, 
procedemos da seguinte maneira; 
1) Serão usados 2 grafos complementares, um para as ligações dos 
transistores P e outro para os transistores N. 
2) Em cada grafo, um nó do circuito corresponderá a um nó no grafo. 
3) Os transistores são nomeados com a letra da entrada à qual seu gate está 
ligado. 
4) Cada transistor será um ramo do grafo. 
 
Os grafos gerados são complementares, no sentido de que cada ramo de 
um cruza o ramo correspondente no outro. A figura 1.44 mostra um exemplo de 
circuito e seus grafos. 
Podemos percorrer os nós do grafo passando pelos seus ramos. Um 
caminho no grafo corresponde a uma sequência de ramos por ex. na figura 1.44 
podemos percorrer a sequência A B C, significa que passamos primeiro pelo 
ramo a, depois pelo ramo B e por fim no ramo C. 
Se existir nos grafos uma sequência que passe por todos os ramos, uma 
vez em cada ramo apenas e esta mesma sequência existir igual nos 2 grafos (P 
e N) denominamos esta sequência de "caminho de Euler". 
Um caminho de Euler garante que, se distribuirmos os transistores do 
circuito na mesma sequência que o caminho encontrado nos grafos, então todos 
os transistores terão em comum uma ligação dreno/fonte e poderão ser todos 
construídos ligados pelo dopante. Um circuito com os transistores dispostos em 
um caminho de Euler poderá ter seu layout construído com 2 áreas de dopante 
P e N sem quebras, como mostra a figura 1.45. 
Considere o circuito da super porta da figura 1.37. Devemos encontrar 
um caminho de Euler no qual possamos dispor os transistores no seu layout sem 
quebras nas regiões de dreno/fonte dos transistores. Os grafos para este circuito 
são mostrados na figura 1.46(a) e um caminho de Euler possível para este 
circuito é mostrado na figura 1.46(b). Encontrado um caminho de Euler possível 
(podem existir vários) dispõe-se os transistores conforme a sequência 
determinada pelo caminho (figura 1.47). Com os transistores dispostos, basta-
se construir as ligações que faltam para completar o circuito (já que algumas 
ligações já estão feitas pelo dopante). A figura 1.48 mostra as ligações que 
devem ser feitas. E O layout final. 
 
 
Figura 1.41: Layout completo. 
 
Figura 1.42: Layout simplificado com ligações no próprio dopante. 
 
 
Figura 1.43: Duas seqüências de disposição dos transistores no layout de 
uma super-porta 
 
 
 
Figura 1.44: Exemplo de um grafo de um circuito de uma super-porta. 
 
Figura 1.45: Exemplo de um layout com os transistores dispostos conforme 
o caminho de Euler correspondente. 
 
 
 
Figura 1.46: Grafos do circuito de exemplo 
 
 
Figura 1.47: Disposição dos transistores. 
 
 
Figura 1.48: Layout final da super porta.