tecnologia fabrico de CMOS 2

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FEUP/LEEC — PCVLSI — 2004/05 1Processo de fabrico CMOS
Inclui figuras de:
Digital Integrated Circuits, J. Rabaey, A. Chandrakasan, B. Nikolic
Atlas of IC Tecnologies, W. Maly
Processo de fabrico CMOS
Projecto de Circuitos VLSI
FEUP/LEEC
2004/05
FEUP/LEEC — PCVLSI — 2004/05 2Processo de fabrico CMOS
O processo CMOS
FEUP/LEEC — PCVLSI — 2004/05 3Processo de fabrico CMOS
Um processo CMOS moderno
p-well n-well
p+
p-epi
SiO2
AlCu
poly
n+
SiO2
p+
gate-oxide
Tungsten
TiSi2
Dual-Well Trench-Isolated CMOS ProcessDual-Well Trench-Isolated CMOS Process
FEUP/LEEC — PCVLSI — 2004/05 4Processo de fabrico CMOS
Exemplo: Buffer
VDD VDD
Vin Vout
M1
M2
M3
M4
Vout2
FEUP/LEEC — PCVLSI — 2004/05 5Processo de fabrico CMOS
Layout
FEUP/LEEC — PCVLSI — 2004/05 6Processo de fabrico CMOS
oxidation
optical
mask
process
step
photoresist coatingphotoresist
removal (ashing)
spin, rinse, dry
acid etch
photoresist 
stepper exposure
development
Typical operations in a single 
photolithographic cycle (from [Fullman]).
O processo foto-litográfico
FEUP/LEEC — PCVLSI — 2004/05 7Processo de fabrico CMOS
Fotolitografia: conceito básico
 Técnica de transferência de um 
padrão para a superfície de uma 
“bolacha” de silício.
 Máscara: base de vidro; padrão 
em filme fino de crómio
 Bolacha é coberta por um 
material foto-sensível designado 
por photoresist.
 A solubilidade do photoresist é 
alterada pela exposição à luz 
ultravioleta.
 A exactidão da transferência 
determina a “resolução” do 
processo litográfico.
FEUP/LEEC — PCVLSI — 2004/05 8Processo de fabrico CMOS
Fotolitografia com photoresist positivo
FEUP/LEEC — PCVLSI — 2004/05 9Processo de fabrico CMOS
Fotolitografia com photoresist negativo
FEUP/LEEC — PCVLSI — 2004/05 10Processo de fabrico CMOS
Wet etching
 Gravação húmida = wet 
etching
 A bolacha é exposta à acção 
de químicos no estado líquido 
que removem certo tipo de 
material (selectividade).
 É um processo isotrópico 
(material é removido de todas 
as direcções à mesma taxa)
 O resultado final pode ser 
bastante diferente do 
pretendido.
FEUP/LEEC — PCVLSI — 2004/05 11Processo de fabrico CMOS
Dry etching
 Gravação a seco = dry etching
 É efectuada em ambiente gasoso.
 Pode incluir acção física e, 
portanto, ser anisotrópico.
 O resultado segue de perto o 
padrão esperado.
 Este método é usado no fabrico 
de todos os dispositivos 
pequenos, já que as deformações 
laterais são geralmente 
inaceitáveis neste caso.
FEUP/LEEC — PCVLSI — 2004/05 12Processo de fabrico CMOS
Fabrico de padrões em SiO2
Si-substrate
Si-substrate Si-substrate
(a) Silicon base material
(b) After oxidation and deposition
of negative photoresist
(c) Stepper exposure
Photoresist
SiO2
UV-light
Patterned
optical mask
Exposed resist
SiO2
Si-substrate
Si-substrate
Si-substrate
SiO2
SiO2
(d) After development and etching of resist,
chemical or plasma etch of SiO 2
(e) After etching
(f) Final result after removal of resist
Hardened resist
Hardened resist
Chemical or plasma
etch
FEUP/LEEC — PCVLSI — 2004/05 13Processo de fabrico CMOS
Definição das áreas activas
Trincheiras
Sumário do processo CMOS
Implantação dos poços
Deposição e tratamento de
camada de poli-silício
Implantação de fonte e dreno
e de contactos ao substrato
Criação de janelas de contactos/vias
Deposição e tratamento das camadas
 de metal
FEUP/LEEC — PCVLSI — 2004/05 14Processo de fabrico CMOS
Fases do processo CMOS
p+
p-epi (a) Base: substrato p+ 
com camada p-epi (epitaxial)
(c) Após fabrico das trincheiras de
 isolamento usando o inverso 
 da máscara de região activa
p+
p-epi SiO2
Si3 N4
(b) Após deposição de óxido da “gate”
p+
FEUP/LEEC — PCVLSI — 2004/05 15Processo de fabrico CMOS
Fases do processo CMOS
SiO2
(d) After trench filling, CMP
 planarization, and removal of 
sacrificial nitride
(e) After n-well and 
VTp adjust implants
n
(f) After p-well and
VTn adjust implants
p
FEUP/LEEC — PCVLSI — 2004/05 16Processo de fabrico CMOS
Fases do processo CMOS
(g) After polysilicon deposition
and etch
poly(silicon)
(h) After n+ source/drain and
p+ source/drain implants. These
p+n+
steps also dope the polysilicon.
(i) After deposition of SiO 2insulator and contact hole etch.
SiO2
FEUP/LEEC — PCVLSI — 2004/05 17Processo de fabrico CMOS
Fases do processo CMOS
(j) After deposition and 
patterning of first Al layer.
Al
(k) After deposition of SiO 2insulator, etching of via’s,
deposition and patterning of
second layer of Al.
Al
SiO2
FEUP/LEEC — PCVLSI — 2004/05 18Processo de fabrico CMOS
Vista 3D
Polysilicon Aluminum
FEUP/LEEC — PCVLSI — 2004/05 19Processo de fabrico CMOS
Visão mais detalhada do processo CMOS
As transparências seguintes incluem uma descrição 
mais detalhada das fases de um processo de 
fabrico CMOS:
a) Tecnologia CMOS n-well básica
b) Tecnologia CMOS mais avançadas
b1) Tecnologia p-well
b2) Tecnologia twin-tub
Os processos têm muitos passos em comum.
Os processos actuais têm mais níveis de metalização 
que os mencionados aqui.
FEUP/LEEC — PCVLSI — 2004/05 20Processo de fabrico CMOS
Formação de um poço
 Bolacha do tipo p, 
moderadamente dopada 
(1015/cm3)
 Camada de óxido de silício é 
depositada sobre toda a bolacha 
(barrier oxide)
 A primeira máscara define as 
janelas para os poços.
 Implantação de átomos do tipo n 
(geralmente fósforo), seguida de 
um processo de redistribuição 
(na operação seguinte de alta 
temperatura).
 A redistribuição ocorre também 
lateralmente.
FEUP/LEEC — PCVLSI — 2004/05 21Processo de fabrico CMOS
Formação das zonas activas (1/2)
 Zonas de óxido de silício espesso são 
criadas (selectivamente) para isolar os 
transístores NMOS e PMOS (field-oxide: 
FOX).
 Para proteger a superfície de silício da 
oxidação coloca-se uma camada de nitrito 
de silício (Si3N4) sobre uma camada fina 
de óxido (pad oxide). O nitrito cobre 
apenas as zonas activas.
 Após a formação da camada de nitrito, 
implanta-se boro para formar os channel 
stops.
 A dosagem de boro aumenta a 
concentração de “aceitadores” tipo p mas 
não “muda” o tipo do poço. 
 Toda a superfície de silício que não está 
coberta por nitrito e não está no poço tem 
uma concentração reforçada.
FEUP/LEEC — PCVLSI — 2004/05 22Processo de fabrico CMOS
Formação das zonas activas (2/2)
 A bolacha é oxidada, o que produz 
uma camada espessa de óxido de 
silício (até 1 μm) nas zonas não 
cobertas por nitrito.
 Efeitos: 
 consumo de silício (estrutura 
deixa de ser planar)
 difusão lateral do oxidante sob a 
camada de nitrito leva à criação 
das região “bird's beak” (bico de 
pássaro).
 Notar que o óxido na zona do poço 
fica mais “baixo” devido à ausência 
de barrier oxide (removido para 
formação do poço).
bico de pássaro
FEUP/LEEC — PCVLSI — 2004/05 23Processo de fabrico CMOS
Formação do óxido da “gate”
 São removidos sucessivamente:
 o nitrito de silício
 pad oxide
 Uma camada fina de óxido de 
silício é criada (termicamente) 
nas zonas activas.
 Este óxido deve ser de muito 
boa qualidade porque afecta 
muito a tensão de limiar.
 O efeito deste passo na zona de 
óxido espesso é negligenciável.
FEUP/LEEC — PCVLSI — 2004/05 24Processo de fabrico CMOS
Deposição de polisilício
 Polisilício é depositado sobre toda a 
bolacha.
 Durante o processo, polisilício é 
dopado (geralmente, com fósforo, 
material tipo n).
 Em processos avançados, o polisilício édopado quimicamente para reduzir a 
resistividade. (Além disso, a 
concentração de impurezas influencia 
a tensão de limiar).
 O polisilício indesejado é removido 
por “etching” (a seco). A exactidão 
deste passo é crucial porque o 
polisilício serve de máscara durante a 
formação de fontes e drenos.
 O óxido fino é removido de seguida.
FEUP/LEEC — PCVLSI — 2004/05 25Processo de fabrico CMOS
Formação de transístores N
 A máscara n+ (também designada n-
select) é usada para implantar 
átomos de material n (p. ex., 
arsénico) que formam:
 fonte/dreno de transístores NMOS
 contactos ohmicos ao poço N
 O polisilício protege a zona do canal.
 As doses de dopante devem ser 
elevadas para se obter zonas de 
fonte/dreno de baixa resistência e 
bons contactos ohmicos.
 Valores típicos da resistência menores 
que 30 Ω/quadrado.
FEUP/LEEC — PCVLSI — 2004/05 26Processo de fabrico CMOS
Formação de transístores P
 O complemento da máscara n+ 
é usado para definir fontes e 
drenos de transístores P, bem 
como os contactos ohmicos ao 
substrato (não mostrados na 
figura).
 Como material dopante usa-se 
frequentemente o boro.
 A camada de silício protege a 
zona de cana dos transístores. 
FEUP/LEEC — PCVLSI — 2004/05 27Processo de fabrico CMOS
Finalização dos transístores
 Aquecimento a temperatura 
baixa é usado para melhorar a 
qualidade de fontes e drenos 
(source/drain annealing).
 O objectivo é reparar a 
estrutura cristalina danificada 
pela implantação sem que surja 
uma difusão lateral relevante.
FEUP/LEEC — PCVLSI — 2004/05 28Processo de fabrico CMOS
Camada de isolamento
 Uma camada de óxido de silício 
é depositada sobre toda a 
bolacha.
 É usada a técnica CVD (chemical 
vapor deposition)
 A camada de óxido não é plana, 
o que afectará a camada de 
metal a colocar por cima do 
isolante.
FEUP/LEEC — PCVLSI — 2004/05 29Processo de fabrico CMOS
Contactos
 Outra máscara litográfica 
(contactos) é usada para abrir a 
camada de isolamento nos 
pontos onde haverá cpntacto 
entre metal e polisilício (não 
indicado) ou silício (fonte, dreno 
ou substrato).
 Contactos a polisilício devem 
ser efectuados fora da zona de 
“gate” (para proteger o óxido 
fino).
FEUP/LEEC — PCVLSI — 2004/05 30Processo de fabrico CMOS
Metalização
 Metal (alumínio) é depositado 
sobre toda a bolacha (por 
evaporação).
 As zonas de mudança de altura 
são particularmente críticas.
 A máscara de metalização 
define as interligações 
desejadas; metal nas outras 
zonas é removido por 
“etching”.
Este tipo de contacto (fonte e substrato)
pode não existir em alguns processos. Nesse 
caso é preciso ter 2 contactos separados.
FEUP/LEEC — PCVLSI — 2004/05 31Processo de fabrico CMOS
Finalização
 A superfície de toda a bolacha é 
“passivada” (camada 
“overglass”) para proteger o 
circuito de contaminações 
(incluindo humidade) e 
arranhões (i.e., “agressões” 
físicas e químicas).
 São criadas aberturas na camada 
de “overglass” para as ligações 
aos “pads” (em metal). [por 
“etching”] 
FEUP/LEEC — PCVLSI — 2004/05 32Processo de fabrico CMOS
Processo MOSIS
 Processo p-well a partir de um 
substrato tipo n.
 É um processo genérico que 
abstrai as características de 
diversos processos reais.
 A figura mostra as etapas da 
formação do poço.
 A etapa (d) mostra a 
redistribuição térmica do 
dopante em simultâneo com a 
formação de óxido de silício. 
FEUP/LEEC — PCVLSI — 2004/05 33Processo de fabrico CMOS
Formação de zonas activas
 Máscara de zona activa é usada 
para colocar sitrito de silício (a).
 Implantação de bora para formar 
channel stops do tipo n+ (b).
 Formação de óxido espesso e 
remoção do nitrito de silício (c).
 A etapa (c) pode incluir dopagem 
adicional para ajustar a tensão de 
limiar dos transístores.
 Camada de óxido fino (d).
FEUP/LEEC — PCVLSI — 2004/05 34Processo de fabrico CMOS
Deposição de polisilício e formação de dreno 
e fonte
 Deposição de camada de 
polisilício do tipo n fortemente 
dopado (a).
 Máscara p-select (ou p+) é 
usada para remover photoresist 
da zona destinada aos 
transístores p e aos contactos 
ohmicos com o poço.
 Implantação de átomos tipo p 
(boro) e remoção do 
photoresist (b). 
FEUP/LEEC — PCVLSI — 2004/05 35Processo de fabrico CMOS
Formação de transístores n e contactos
 O complemento da máscara 
p-select é usado para 
formar fontes e drenos dos 
transístores n e contactos 
ao substrato (a).
 A bolacha é coberta com 
LTO (low-temperature 
oxide) por CVD (chemical 
vapor deposition) (b).
 Formação dos contactos 
com polisilício, zonas p+ e 
n+ (c).
FEUP/LEEC — PCVLSI — 2004/05 36Processo de fabrico CMOS
Metalização nível 1
 A bolacha é coberta com 
alumínio (a).
 A máscara de metalização 
(metal1) é usada para 
formas as interligação (b).
 A bolacha é novamente 
coberta com LTO.
FEUP/LEEC — PCVLSI — 2004/05 37Processo de fabrico CMOS
Metalização nível 2
 Para formar os contactos entre 
metal1 e metal2 é usada uma 
máscara adicional (via) (a).
 A bolacha é novamente 
coberta por alumínio e a 
máscara metal2 é usada para 
remover o material extra (b).
 Segue-se a passivação e a 
abertura de ligações aos pads.
FEUP/LEEC — PCVLSI — 2004/05 38Processo de fabrico CMOS
Estrutura geral dos circuitos fabricados
FEUP/LEEC — PCVLSI — 2004/05 39Processo de fabrico CMOS
Processo CMOS twin-tub
 Poços separados para transitores n e 
p permitem controlo separado das 
tensões de limiar dos dois tipos de 
dispositivos.
 O substrato é do tipo n, ligeiramente 
dopado.
 Máscara de p-well é usada para 
formação do poço (a)-(c).
 Máscara n-well é usada para eliminar 
photoresist excedente (d) e implantar 
o poço n.
 Zonas activas: nitrito de silício (e), 
channel stops (f), óxido espesso (g)
 Durante o último passo os poços 
ficam mais fundos (por difusão).
FEUP/LEEC — PCVLSI — 2004/05 40Processo de fabrico CMOS
Formação dos dispositivos (1/2)
 Camadas de óxido fino (a) e 
polisilício (b).
 Formação de estruturas LDD 
(lightly doped drain):
 Definição de zonas n+ “rasas” (c)
 bolacha é coberta com óxido (d)
 óxido é retirado de maneira a 
deixar spacers (e)
FEUP/LEEC — PCVLSI — 2004/05 41Processo de fabrico CMOS
Formação de dispositivos (2/2)
 Camada protectora de óxido 
nas zonas activas (a).
 Implantação n+ (b) e p+ (c).
 Cada implantação é seguida de 
um aquecimento para restauro 
da rede cristalina, mas que 
provoca a difusão lateral de 
fontes/drenos.
 Bolacha é coberta de LTO. 
FEUP/LEEC — PCVLSI — 2004/05 42Processo de fabrico CMOS
Metalização e “planarização”
 Abertura de contactos na 
camada LTO (a).
 Deposição de metal e remoção 
de material extra (b).
 Primeira fase da planarização: 
 camada espessa de óxido
 camada espessa de 
photoresist (com superfície 
plana porque é um líquido) 
(c)
FEUP/LEEC — PCVLSI — 2004/05 43Processo de fabrico CMOS
Metalização nível 2
 Planarização fase 2: 
 remoção de óxido e 
photoresist à mesma 
taxa até ficar apenas 
óxido (a).
 deposição de camada 
protectora de óxido (b).
 Segundo nível de contactos 
e metalização (c).
FEUP/LEEC — PCVLSI — 2004/05 44Processo de fabrico CMOS
Estrutura geral do processo TT
FEUP/LEEC — PCVLSI — 2004/05 45Processo de fabrico CMOS
Regras (geométricas) de projecto
 Interface entre projectista e engenheiro de 
processo
 Guia para produção de máscaras
 Unidade: Largura mínima de uma pista
 regras “escaláveis”: parâmetro lambda 
– permite “comparação” entre processos
 dimensões absolutas (microns)
– utilizadas em ferramentasde ponta e tecnologias 
avançadas
FEUP/LEEC — PCVLSI — 2004/05 46Processo de fabrico CMOS
Camadas do processo CMOS
Camada
Polysilicon
Metal1
Metal2
Contact To Poly
Contact To Diffusion
Via
Well (p,n)
Active Area (n+,p+)
Cor Representação
Yellow
Green
Red
Blue
Magenta
Black
Black
Black
Select (p+,n+) Green
Podem existir 2 camadas de polisilício e mais níveis de metalização
FEUP/LEEC — PCVLSI — 2004/05 47Processo de fabrico CMOS
Camadas de um processo CMOS 0.25 m
FEUP/LEEC — PCVLSI — 2004/05 48Processo de fabrico CMOS
Dimensões entre elementos do mesmo material
Metal2 4
3
10
9
0 
Well
Active
3
3
Polysilicon
2
2
Different PotentialSame Potential
Metal1 3
3
2
Contact
or Via
Select
2
or
6
2
Hole
FEUP/LEEC — PCVLSI — 2004/05 49Processo de fabrico CMOS
Máscaras fotolitográficas
FEUP/LEEC — PCVLSI — 2004/05 50Processo de fabrico CMOS
Variações de processo
FEUP/LEEC — PCVLSI — 2004/05 51Processo de fabrico CMOS
Desalinhamento de máscaras
FEUP/LEEC — PCVLSI — 2004/05 52Processo de fabrico CMOS
Variação de dimensões verticais 
(óxido de gate)
FEUP/LEEC — PCVLSI — 2004/05 53Processo de fabrico CMOS
Diferenças entre projecto e fabrico
As variações são 
aleatórias.
FEUP/LEEC — PCVLSI — 2004/05 54Processo de fabrico CMOS
A origem de regras geométricas de projecto
Distâncias nominais 
devem garantir a 
separação após fabrico.
FEUP/LEEC — PCVLSI — 2004/05 55Processo de fabrico CMOS
Tecnologias actuais: sumário
* desenhado
As indicações de frequência não são fiáveis!
O desempenho final depende da organização, das bibliotecas 
e das ferramentas.
FEUP/LEEC — PCVLSI — 2004/05 56Processo de fabrico CMOS
A tecnologia AMIS 0.35 μm
Dimensões mínimas: 0.35µm 
- 990MHz maximum toggle rate on clocked flip-flops (Tj=135°C) 
(comutação)
- 157 ps delay in AMI3HS, 307 ps delay in AMI3LS (FO=2; L=2mm) for a 2-
input NAND gate
- 6 ns clock to out performance (CL = 35 pF)
- Consumo de potência: 0.49 µW/MHz/gate (FO=1; VDD=3.3V) for AMI3HS
Opções I/O:
- PCI 33MHz and 66MHz
- CMOS, TTL, LVCMOS, LVTTL, PCI (33, 66MHz) levels
FEUP/LEEC — PCVLSI — 2004/05 57Processo de fabrico CMOS
AMI 0.35 μm: exemplo de regras