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CAPITULO4 FLIP FLOP E LATCH2

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Prof. Jorge H. B. Casagrande ABRIL 2005 
 
CENTRO FEDERAL DE ENSINO TECNOLÓGICO DE SANTA CATARINA 
UNIDADE DESCENTRALIZADA DE SÃO JOSÉ 
CURSO TÉCNICO DE TELECOMUNICAÇÕES 
 
 
 
 
 
 
 
 
 
 
 
 
 
ELETRÔNICA 
DIGITAL 1 
 
 
 
CAPÍTULO 4 – FLIP-FLOP E LATCH
 
 
 
 
CAPÍTULO 4 FLIP-FLOP E LATCH 
 
3 
 
 
SUMÁRIO 
 
 
4. Flip Flops........................................................................................................ 1 
4.1 Introdução...................................................................................................... 1 
4.2 Flip-Flop R-S (Reset–Set)............................................................................. 2 
4.3 Flip-Flops com clock ..................................................................................... 3 
4.3.1 Flip-Flop R-S com clock ...................................................................... 4 
 
4.4 Flip-Flop J-K ................................................................................................. 5 
4.5 Flip-Flop T ("Toggle") ................................................................................. 5 
4.6 Flip-Flop D..................................................................................................... 6 
4.7 Latch D........................................................................................................... 7 
4.8 Entradas assíncronas .................................................................................... 7 
4.9 Temporizações dos Flip-Flops...................................................................... 9 
Atrasos de Propagação............................................................................. 9 
Freqüência máxima de clock (fMAX)...................................................... 10 
Largura dos pulsos assíncronos ............................................................ 10 
Tempos de transição do clock................................................................ 10 
Circuitos comerciais............................................................................... 10 
4.10 Circuitos Comerciais................................................................................... 14 
4.11 Exercícios ..................................................................................................... 17 
4.12 Referências Bibliográficas.......................................................................... 30 
 
CAPÍTULO 4 FLIP-FLOP E LATCH 
 
4 
 
CAPÍTULO 4 FLIP-FLOP E LATCH 
 
1 
 
4. Flip Flops 
4.1 Introdução 
 
Os circuitos digitais podem ser classificados como circuitos combinacionais ou 
seqüenciais. Os circuitos combinacionais são aqueles onde as saídas dependem 
apenas dos níveis lógicos colocados nas entradas. A mesma combinação de entrada 
sempre produzirá o mesmo resultado na saída, porque circuitos combinacionais 
não possuem memória. 
 
Por outro lado, entende-se por circuitos seqüenciais àqueles cuja saída em um 
determinado instante de tempo não depende apenas das entradas naquele instante 
de tempo, mas também das entradas anteriores e da seqüência como elas foram 
aplicadas. A maioria dos sistemas digitais é composta tanto por circuitos 
combinacionais como de elementos de memória. Os circuitos de memória mais 
utilizados em circuitos seqüenciais tratam-se dos Flip-Flops e os circuitos 
"LATCH" que são dispositivos biestáveis (possuem dois estados estáveis (0,1)). 
Eles permanecem em um destes dois estados até ocorra algum evento que o faça 
assumir o outro estado estável. O fato do flip-flop manter uma informação ao longo 
do tempo o caracteriza como um dispositivo de memória. 
 
 
Fig.1 Circuito Combinacional 
 
Fig.2 Circuito Seqüencial 
 
 
 
 
 
CAPÍTULO 4 FLIP-FLOP E LATCH 
 
2 
4.2 Flip-Flop R-S (Reset–Set) 
 
O circuito básico do flip-flop R-S é mostrado abaixo: 
 
 
 
 
 
Fig. 3 Circuito lógico do flip-flop R-S com portas NAND 
 
 
Neste circuito o estado futuro das saídas Q e seu complemento Q dependem das 
entradas R e S e do estado atual das saídas, conforme é mostrado na Tabela 1. Nas 
tabelas verdade dos Flip-Flops, Q refere-se ao estado atual da saída, e Q0 refere-se 
ao estado anterior da saída Q. Na ocorrência de um estado no qual as saídas Q e Q 
não forem complementares, será indicado através de um asterisco (*) que o estado 
é proibido. 
 
Tabela 1 Tabela verdade de um Flip-Flop R-S 
 
Caso 0Q 0Q S R Q Q 
0 1 0 0 0 1 1 
1 0 0 0 1 0 
0 1 0 1 0 1 2 
1 0 0 1 0 1 
0 1 1 0 1 0 3 
1 0 1 0 1 0 
0 1 1 1 1* 1* 4 
1 0 1 1 1* 1* 
 
No caso 1, com S = 0 e R = 0, as saídas Q e Q permaneceram com o estado 
anterior ( 0Q ), isto é, o valor anterior da saída permanece memorizado. No caso 2, 
com S = 0 e R = 1, independente do estado anterior a saída Q vai para 0 e Q vai 
para 1. No caso 3, com S = 1 e R = 0, a saída Q vai para 1 e Q vai para 0. No caso 
4, com S = 1 e R = 1, as saídas Q e Q vão para 1, entrando em um estado proibido. 
 
S 
R 
 
CAPÍTULO 4 FLIP-FLOP E LATCH 
 
3 
Uma tabela verdade simplificada e o símbolo do flip-flop R-S são: 
 
 
 
 
Fig.4 Simbologia do flip-flop R-S e tabela verdade 
 
 
O circuito do flip-flop R-S também pode ser implementado usando portas NOR. 
Basta utilizar o equivalente Morgan. 
 
4.3 Flip-Flops com clock 
 
Circuitos que utilizam clock são chamados de circuitos síncronos. Muitos flip-flops 
utilizam um sinal de clock para determinar o momento em que suas saídas mudarão 
de estado. O sinal de clock é comum para todas as partes do circuito. Normalmente, 
o sinal de clock é uma onda quadrada. Quando o circuito do Flip-Flop utiliza 
diretamente o nível alto ou baixo para determinar a mudança das saídas, 
denominamos este circuito de LATCH, e o sinal de disparo é denominado de 
ENABLE. Nos Flip-Flops a saída pode mudar de estado durante uma transição 
positiva (nível 0 para nível 1) ou transição negativa (nível 1 para nível 0). A 
representação gráfica do tipo de clock é: 
 
 
 
 
Fig. 5 Simbologia de flip-flops com clock na transição (Borda ou Edge) de subida e 
descida 
 
 
 
 
 
S R Q Q 
0 0 0Q 0Q 
1 0 1 0 
0 1 0 1 
1 1 * * 
 
CAPÍTULO 4 FLIP-FLOP E LATCH 
 
4 
O detector de transição é um circuito que habilitará, por alguns instantes, as 
entradas, durante a transição de CLOCK. O circuito típico de um detector de 
transição é mostrado na Fig. 6: 
 
 
 
Fig. 6 Circuitos detectores de transição positiva e negativa 
 
 
Os tempos dos pulsos de CLK* correspondem aos tempos de atraso da porta 
INVERSORA, em torno de 5 ns (depende da família lógica também!) 
 
 
 
4.3.1 Flip-Flop R-S com clock 
 
 
O circuito interno é mostrado abaixo: 
 
 
 
Fig. 7 Circuito lógico interno do flip-flop R-S com clock 
 
 
 
 
 
 
 
 
O símbolo do flip-flop R-S com clock e a tabela verdade são: 
 
 
CAPÍTULO 4 FLIP-FLOP E LATCH 
 
5 
 
 
 
 
 
 
 
 
 
 
 
 
Fig. 8 Flip-flop R-S com clock 
 
4.4 Flip-Flop J-K 
 
 
O símbolo do flip-flop J-K e a tabela verdade são: 
 
 
 
 Erro!Fig. 9 Flip-flop J-K 
 
O funcionamento do flip-flop J-K é semelhante ao do R-S. A diferença é que o 
flip-flop J-K não possui a condição proibida. Na situação em que J = K = 1 a saída 
é complementada. 
 
4.5 Flip-Flop T ("Toggle") 
 
 
S R Clk Q Q 
X X 0 0Q 0Q 
0 0 ↑ 0Q 0Q 
1 0 ↑ 1 0 
0 1 ↑ 0 1 
1 1 ↑ * * 
 
 
S R Clk Q Q 
X X 0 0Q 0Q 
0 0 ↓ 0Q 0Q 
1 0 ↓ 1 0 
0 1 ↓ 0 1 
1 1 ↓ * * 
 
J K Clk Q Q 
X X 0 0Q 0Q 
0 0 ↑ 0Q 0Q 
1 0 ↑ 1 0 
0 1 ↑ 0 1 
1 1 ↑ 0Q 0Q 
 
 
CAPÍTULO 4 FLIP-FLOP E LATCH 
 
6 
É um flip-flop com uma única entrada, onde J e K são conectados em um único 
ponto denominado de entrada T. O símbolo e a tabela verdade deste flip-flop são 
mostrados na Fig. 10. Se a entrada T for levada a 1 este flip-flop opera como um 
divisor de freqüência. 
 
 
 
 
 
Fig. 10 Flip-flop T – simbologia e tabela verdade 
 
4.6 Flip-Flop D 
 
É um flip-flop com uma única entrada, onde J e K (ou R e S) são conectados 
através de um INVERSOR em um único ponto denominado de entrada T. Na 
presença do clock, o valor digital da entrada D é copiado para a saída e armazenado 
até a ocorrência do próximo clock. O circuito interno do flip-flop D é mostrado na 
Fig. 11 
 
 
 
 
Fig.11 Circuito lógico interno do flip-flop D 
 
 
 
 
 
 
 
 
 
 
 
O símbolo do flip-flop D e a tabela verdade são: 
 
S (J) 
R (K) 
T CLK Q Q 
X 0,1 0Q 0Q 
0 ↑ 0Q 0Q 
1 ↑ 0Q 0Q 
T
 
CAPÍTULO 4 FLIP-FLOP E LATCH 
 
7 
 
 
 
 
 
Fig. 4.12 Flip-flop D– simbologia e tabela verdade 
 
 
4.7 Latch D 
 
O símbolo lógico do latch D é mostrado na Fig.14. Diferentemente do flip-flop D, o 
latch D possui uma entrada EN , que é sensível ao nível e não a borda. Quando 
esta entrada estiver habilitada, a saída Q é a cópia da entrada D. Se ela estiver 
desabilitada, a saída manterá o estado anterior. O circuito interno é mostrado na 
Fig. 4.13: 
 
 
 
Fig. 4.13 Circuito interno do latch D 
 
 
 
EN D Q Q 
0 X 0Q 0Q 
1 0 0 1 
1 1 1 0 
 
Fig.14 Latch D – simbologia e tabela verdade 
4.8 Entradas assíncronas 
 
D Clk Q Q 
X 0 0Q 0Q 
0 ↑ 0 1 
1 ↑ 1 0 
 
CAPÍTULO 4 FLIP-FLOP E LATCH 
 
8 
Todas as entradas dos flip-flops até agora vistos dependem do sinal de clock. Estas 
entradas são chamadas entradas síncronas. Em muitos flip-flops existem outras 
entradas que não dependem do sinal de clock para atuarem, e por isso são 
chamadas de entradas assíncronas. Essas entradas são usadas para alterar a 
qualquer instante, o estado do flip-flop para “0” ou “1”. A 
Tabela 2 mostra a tabela verdade das entradas assíncronas PRESET (PRE ) e 
CLEAR(CLR ). Estas entradas são normalmente ativas pelo nível baixo, porque 
na tecnologia TTL a corrente de entrada em nível alto é muito menor que no nível 
baixo, resultando assim um menor consumo de potência no CI. 
 
Tabela 2 
 
 
Para a operação normal do flip-flop, as entradas PRESET e CLEAR devem estar 
em “1”. A qualquer momento pode-se mudar a saída Q para “0” ou “1” utilizando 
estas entradas. A última combinação não pode ser usada. A 
Fig. 15 mostra as entradas assíncronas de um flip-flop J-K e sua tabela verdade: 
 
 
 
 
 
 
 
 
 
 
 
 
Fig. 15 flip-flop J-K com entradas assíncronas - simbologia e tabela verdade 
 
 
 
PRE CLR Q Q 
1 1 operação normal 
1 0 0 1 
0 1 1 0 
0 0 * * 
PRE CLR 
J K Clk Q Q 
1 0 X X X 0 1 
0 1 X X X 1 0 
1 1 X X 0 0Q 0Q 
1 1 0 0 ↑ 0Q 0Q 
1 1 1 0 ↑ 1 0 
1 1 0 1 ↑ 0 1 
1 1 1 1 ↑ 0Q 0Q 
 
CAPÍTULO 4 FLIP-FLOP E LATCH 
 
9 
4.9 Temporizações dos Flip-Flops 
 
As seguintes características de tempo devem ser respeitadas para o funcionamento 
correto dos flip-flops. 
Tempo de ajuste (setup) e conservação (hold) 
Os tempos de setup ( )st e hold ( )ht são parâmetros que devem ser observados para 
que o flip-flop possa trabalhar de modo confiável. O tempo de setup corresponde 
ao intervalo mínimo de tempo no qual as entradas devem permanecer estáveis 
antes da transição do clock. O tempo de hold corresponde ao intervalo mínimo no 
qual as entradas devem permanecer estáveis depois da transição do clock. 
 
 
Fig.16 Tempos de setup e hold 
 
Atrasos de Propagação 
 
 
O atraso de propagação é intervalo de tempo entre a aplicação de um sinal na 
entrada e o momento que a saída muda. Este atraso pode variar quando ocorre uma 
mudança de 1 para 0 (transição de descida) e 0 para 1 (transição de subida). 
 
 
 
Fig.17 Atrasos de propagação 
 
 
 
CAPÍTULO 4 FLIP-FLOP E LATCH 
 
10 
Freqüência máxima de clock (fMAX) 
 
É a freqüência mais alta que pode ser aplicada na qual o flip-flop funciona de 
modo confiável. 
Tempos de duração do clock em ALTO e BAIXO 
O tempo de duração mínima do clock em nível ALTO ( wHt ) e em nível BAIXO, 
( wLt ). 
 
Fig.18 Tempos de duração de clock em ALTO e BAIXO 
 
Largura dos pulsos assíncronos 
 
As entradas assíncronas PRESET e CLEAR possuem larguras mínimas (tw(L)) de 
pulsos para uma operação correta. 
 
Fig. 19 Larguras mínimas de pulsos assíncronos 
 
Tempos de transição do clock 
 
Para garantir o funcionamento correto do flip-flop, o tempo transição do clock deve 
ser o menor possível. Para dispositivos TTL esse tempo é ≤ 50 ns e para 
dispositivos CMOS, ≤ 200 ns. 
 
Circuitos comerciais 
 
Os principais parâmetros de tempo desses integrados são mostrados na 
 
 
 
 
wHt wLt
 
CAPÍTULO 4 FLIP-FLOP E LATCH 
 
11 
Tabela 3. As temporizações variam conforme a tecnologia utilizada (CMOS, 
TTL, ECL), família (40XX, 54XX, 74XX), também série (padrão, LS, ALS, F, 
HC, HCT, etc). 
 
 
 
 
 
Tabela 3 Temporizações de Flip-Flops 
 
 
 
Séries da família 74/54 
Parâmetro 
Standard LS C HC 
Unit 
ts 20 20 60 25 ns 
th 5 0 0 0 ns 
tpHL (de CLK para Q) 40 24 200 31 ns 
tpLH (de CLK para Q) 25 16 200 31 ns 
tpHL (de CLR ou PRE para Q) 40 24 225 41 ns 
tpLH (de CLR ou PRE para Q) 25 16 225 41 ns 
twH (CLK) 37 15 100 25 ns 
twL (CLK) 30 20 100 25 ns 
fMAX 15 30 5 20 MHz 
 
CAPÍTULO 4 FLIP-FLOP E LATCH 
 
12 
 
 
 
 
 
 
 
 
CAPÍTULO 4 FLIP-FLOP E LATCH 
 
13 
 
 
 
 
 
 
 
CAPÍTULO 4 FLIP-FLOP E LATCH 
 
14 
4.10 Circuitos Comerciais 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
CAPÍTULO 4 FLIP-FLOP E LATCH 
 
15 
 
 
 
 
 
 
 
 
 
 
 
CAPÍTULO 4 FLIP-FLOP E LATCH 
 
16 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
CAPÍTULO 4 FLIP-FLOP E LATCH 
 
17 
4.11 Exercícios 
 
1. Dado o conjunto de entradas J e K mostradasindicar o comportamento da saída 
Q para os Flip-Flops JK disparado pela borda positiva (↑) e JK disparado pela 
borda negativa (↓). 
 
 
2. Completar o diagrama para o LATCH RS sem sincronismo. 
 
3. Complete o diagrama de tempo considerando o LATCH RS sincronizado no 
nível alto. 
 
 
4. Complete o diagrama de tempo considerando o LATCH tipo D sincronizado no 
nível alto. 
 
CAPÍTULO 4 FLIP-FLOP E LATCH 
 
18 
 
5. Complete o seguinte diagrama de tempo dos Flip-Flop JK sincronizados na 
borda de descida e subida: 
 
 
6. Para os FF´s JK mostrados abaixo, responda as questões: 
a) Quais são as entradas e as saídas? 
b) Quais são entradas síncronas e quais assíncronas? 
c) Qual o nível lógico de operação (alto ou baixo) de todas as entradas? 
d) Faça o diagrama de tempo para a saída Q de cada casos. 
 
 
 
 
 
 
 
 
 
 
 
 
 
CAPÍTULO 4 FLIP-FLOP E LATCH 
 
19 
FFa 
 
Q
Q 
K 
J 
clk 
A Pr 
Clr B FFb 
 
Q
Q 
K
J
clk
A Pr 
ClrB FFc 
 
Q 
Q 
K 
J 
clk
A Pr 
Clr B 
FFd 
 
Q
Q 
clk 
A Pr 
Clr B K 
J 
 FFe 
 
Q
Q 
clk
A Pr 
ClrB K
J
 FFf 
 
Q 
Q 
clk
A Pr 
Clr B K 
J 
 
 
 
 Clk 
A 
B 
Pr 
Clr 
FFa 
FFd 
FFc 
FFd 
FFe 
FFf 
 
 
 
 
 
 
 
 
 
 
CAPÍTULO 4 FLIP-FLOP E LATCH 
 
20 
7. Dado o FF SR abaixo, complete o diagrama de tempo para a saída Q. 
 
 
Q
Q 
R
S 
Clk 
A
B
CLR 
 
 
 Clk 
B 
A 
Clr 
 
 
8. Dado o LATCH JK abaixo, complete o diagrama de tempo para a saída Q . 
Considere a saída inicialmente em 0 (zero) . 
 
 
Q
Q 
K
J 
En 
A
B
 
 
 Clk 
A 
B 
 
 
CAPÍTULO 4 FLIP-FLOP E LATCH 
 
21 
9. Dado o FF JK abaixo, complete o diagrama de tempo para a saída Q. 
 
 
Q
Q 
K
 J 
Clk 
DADO 
CLR 
PR 
 
 
 Clk 
PR 
DADO 
Clr 
 
 
10. Dado o FF D abaixo, complete o diagrama de tempo para a saída Q. 
 
 
Q
Q D 
Clk 
DADO 
CLR 
PR 
 
 
 Clk 
PR 
DADO 
Clr 
 
 
 
CAPÍTULO 4 FLIP-FLOP E LATCH 
 
22 
 
11. Faça o diagrama de tempo do circuito abaixo, para as saídas Q1, Q2, e entrada 
D 
 
Q1
Q1
Clk 
K1 
J1
Q2
Q2
K2 
J2DADO 
 
 
 
Clk 
 
 
CAPÍTULO 4 FLIP-FLOP E LATCH 
 
23 
12. Para cada Flip-Flop ou LATCH tipo SR, faça o diagrama de tempo para as 
saídas indicadas. 
 
 
Q 
Q 
R 
S A 
B 
Considere inicialmente Q = 0. 
 
 
 
A 
B 
Q 
Q 
 
 
 
Q 
Q 
R 
S 
C 
A 
B 
En 
 Considere inicialmente Q = 1. 
 
 
A 
B 
C 
Q 
 
 
 
 
 
 
 
 
 
 
 
 
 
CAPÍTULO 4 FLIP-FLOP E LATCH 
 
24 
 
Q 
Q 
R 
S 
C 
A 
B 
En 
 Considere inicialmente Q = 1. 
 
 
A 
B 
C 
Q 
 
 
 
Q 
Q 
R 
S 
C 
A 
B 
Clk 
 Considere inicialmente Q = 0. 
 
 
A 
B 
C 
Q 
 
 
 
Q 
Q 
R 
S 
C 
A 
B 
Clk 
 Considere inicialmente Q = 1. 
 
 
A 
B 
C 
Q 
 
 
 
 
CAPÍTULO 4 FLIP-FLOP E LATCH 
 
25 
 
13. Para cada Flip-Flop ou LATCH tipo D, faça o diagrama de tempo para as 
saídas. 
 
 
Q 
Q D 
C 
A 
En 
 Considere inicialmente Q = 0. 
 
 
A 
C 
Q 
Q 
 
 
 
Q 
Q D 
C 
A 
En 
 Considere inicialmente Q = 1. 
 
 
A 
C 
Q 
 
 
 
Q 
Q D 
C 
A 
Clk 
Considere inicialmente Q = 0. 
 
 
A 
C 
Q 
 
 
 
 
CAPÍTULO 4 FLIP-FLOP E LATCH 
 
26 
 
Q 
Q D 
C 
A 
Clk 
 Considere inicialmente Q = 1. 
 
 
A 
C 
Q 
Q 
 
 
14. Para cada FF tipo JK, faça o diagrama de tempo para as saídas Q e Q . 
 
 
Q 
Q 
K 
J 
C 
A 
B 
Clk 
 Considere inicialmente Q = 1. 
 
 
A 
B 
C 
Q 
 
 
 
Q 
Q 
K 
J 
C 
A 
B 
Clk 
 Considere inicialmente Q = 0. 
 
 
A 
B 
C 
Q 
 
 
CAPÍTULO 4 FLIP-FLOP E LATCH 
 
27 
15. Para cada FF tipo T, faça o diagrama de tempo para as saídas solicitadas 
 
 
Q 
Q T 
C 
A 
Clk 
 Considere inicialmente Q = 0. 
 
 
A 
C 
Q 
 
 
 
Q 
Q T 
C 
A 
Clk 
Considere inicialmente Q = 1. 
 
 
A 
C 
Q 
Q 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
CAPÍTULO 4 FLIP-FLOP E LATCH 
 
28 
 
Q 
Q 
K 
J 
C 
A 
B 
Clk 
Pr 
Clr 
Considere inicialmente Q = 0. 
 
 
A 
B 
C 
D 
Q 
Q 
E 
 
 
16. Dado o FF JK do CI 74LS107 abaixo, complete o diagrama de tempo para a 
saída 1Q. 
 
 
 
 
 
 
 
 
D
A
D
O
0V 
+5V 
C
LK
C
LR
+5V
 
CAPÍTULO 4 FLIP-FLOP E LATCH 
 
29 
 Clk 
CLR 
 
DADO 
 
 
 
17. Dado o FF JK do CI 74LS109 abaixo, complete o diagrama de tempo para a 
saída 1Q. 
 
 
 
 
 
 Clk 
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CAPÍTULO 4 FLIP-FLOP E LATCH 
 
30 
 
 
4.12 Referências Bibliográficas 
 
• Baú, N. Apostila de Eletrônica Digital – Flip-Flops, CEFET/SC, 1999. 
• Muller Neto, F. O. Apostila de Instrumentação – Famílias Lógicas, CEFET/SC, 
2004. 
• Montebeller, S.J. Apostila de Eletrônica II, FACENS. 
• Digital Logic: Pocket Data Book, Texas Instruments, 2003.

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