Sistemas Digitais - Eletrônica Digital - Apostila

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Sistemas Digitais 
José Eduardo Carvalho Monte 
 
 
 
 
 
 
 
Curso de Automação Industrial 
 
 
 
 
 
 
 Instituto Federal de Minas Gerais – Campus Ouro Preto 
Ouro Preto – MG 
2011
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Sumário 
 
Aula 1 – Conversores de Códigos Binários. Decodificadores e Codificadores. 8 
1.1 Conversores de Códigos Binários. 8 
1.1.1. Códigos BCD (Decimal codificado em Binário) 8 
1.1.2. Conversor de Códigos 9 
1.1.2.1. Projeto de um Conversor de Códigos 10 
1.1.2.2. Exercícios Propostos: Projetar os conversores de códigos pedidos 12 
1.1.3. Códigos GRAY 12 
1.1.3.1 Obtenção do Correspondente Valor em GRAY, a partir de uma Palavra Binária. 12 
1.1.3.2 Obtenção da Correspondente Palavra Binária, a partir de um Valor em GRAY. 13 
1.1.3.3. Exercícios Propostos: Projetar os conversores de códigos pedidos 14 
1.2 Decodificadores e Codificadores. 14 
1.2.1 Decodificadores 14 
1.2.1.1 Projeto de um Decodificador 16 
1.2.1.1.1 Exercícios de Fixação 17 
1.2.1.2 Decodificador Binário para display de sete segmentos 17 
1.2.2 Codificadores 21 
1.2.2.1 Projeto de um Codificador 22 
1.2.2.1.1 Exercícios de Fixação 23 
Aula 2 – Circuitos Aritméticos. 24 
2.1 Operações Aritméticas com Números Binários 24 
2.1.1 Adição Binária 24 
2.1.1.1 Exercícios de Fixação 25 
2.1.2 Circuitos de Adição 26 
2.1.2.1 Analisando a Operação 26 
2.1.2.2 Meia Adição e Circuito Meio Somador 26 
2.1.2.3 Adição Completa e Circuito Somador Completo 27 
2.1.2.4 Somador Integrado para 4 Bits 28 
2.1.3 Subtração Binária 29 
2.1.3.1 Subtração Convencional 29 
2.1.3.1.1 Exercícios de Fixação 30 
2.1.3.2 Subtração pelo Complemento de Dois 30 
2.1.3.2.2 Exercícios de Fixação 32 
2.1.4 Circuitos de Subtração 32 
2.1.4.1 Analisando a Operação 32 
2.1.4.2 Meia Subtração e Circuito Meio Subtrator 32 
2.1.4.3 Subtração Completa e Circuito Subtrator Completo 33 
2.1.5 Circuito Somador-Subtração com Somador Quádruplo 34 
Aula 3 – Multiplexadores e Demultiplexadores. 36 
3.1 Multiplexadores 36 
3.1.1 Projeto de um Mux 37 
3.1.1.1 Exercícios propostos 38 
3.1.2 Expansão de Multiplexadores 38 
3.2 Demultiplexadores 39 
3.2. 1 Projeto de um Demux 40 
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3.2.1.1 Exercícios propostos 41 
3.2.1 Expansão de Demultiplexadores 42 
Aula 4 – Circuitos Multivibradores 43 
4.1 Multivibradores Monoestáveis 44 
4.1.1. Multivibradores usando o integrado LM 555 44 
4.1.2. Com Circuito SN 74LS121 48 
4.1.3. Com circuito SN 74LS123 49 
4.1.4. Propostos 50 
4.2 Multivibradores Astáveis 50 
4.2.1. Projetos com CI LM 555 50 
4.2.1.1. Configuração t1≠t2 50 
4.2.1.2. Configuração com t1 = t2. 52 
4.2.2. Circuitos M. V. Astável com CI 74123 53 
4.3. Exercícios 54 
Aula 5 – Circuitos Biestáveis Flip-Flops 56 
5.1 Flip-flop Reset-Set 56 
Aula 6 – Circuitos Biestáveis Flip-Flops com Clock 60 
6.1 Flip-flop RS com Clock 60 
6.2 O circuito do FF-RS com Clock 61 
6.3 Flip-flop Reset-Set com acionamento pelo flanco 62 
6.3.1 Flip-flop Reset-Set Mestre-Escravo 63 
6.4 Flip-flop JK 65 
6.4.1 Ausência de R=S=1 65 
6.4.2 Problema do Race ou Corrida 66 
6.4.3 Solução para o Problema do Race 66 
6.4.4 Variações do Flip-flop JK 68 
6.4.4.1 Flip-flop JK Tipo T 68 
6.4.4.2 Flip-flop JK Tipo D 68 
6,5. Entradas Incondicionais Clear e Prset 68 
Aula 7 – Contadores Binários Assíncronos 70 
7.1 Contador Assíncrono Módulo igual a 2n 72 
7.2 Contador Assíncrono Módulo diferente a 2n 73 
Aula 8 – Contadores Binários Síncronos 76 
8.1 Projetos de Contadores Síncronos 76 
Aula 9 – Registros de Deslocamento ou Shift Register 82 
Aula 10 – Memórias Semicondutoras 88 
10.2 Construção de ROM semicondutora 89 
10.3 Expansão de Memória 98 
10.3.1 Expansão Paralela 98 
10.3.2 Expansão de Capacidade 100 
Aula 11 – Conversores Digital / Analógico 104 
Aula 12 – Conversores Analógico / Digital 117 
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Palavra do professor-autor 
 
Prezado estudante, 
 
Essa disciplina é complementação do conteúdo de Eletrônica Digital. É necessária a compreensão 
de seus fundamentos. Sendo assim, o estudo de Eletrônica Digital foi o degrau inicial para o 
desenvolvimento do conteúdo que agora começa. 
As técnicas de obtenção e de simplificações de equações, bem como as técnicas de elaboração de 
circuitos, são necessárias para o bom desenvolvimento desse conteúdo. 
A partir dessa etapa do estudo, a utilização de outras fontes além desse caderno, tais como livros e 
revistas técnicas, é de fundamental importância. 
 Nesse conteúdo serão analisadas as Lógicas Combinacionais, onde palavras binárias são entregues 
às entradas do circuito e ele responde de acordo com as operações booleanas implementadas neles e 
as Lógicas Sequenciais, onde as operações acontecem, a partir de estímulos, de forma sequencial ou 
temporizada. 
Todos os dispositivos vistos nessa disciplina são as bases de operação de sistemas computacionais. 
Logo, sua compreensão e utilização podem facilitar o desempenho de funções e a operação desses 
sistemas. 
 
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Apresentação da Disciplina 
 
As Lógicas Combinacionais estudarão circuitos conversores de códigos de palavras binárias para 
possibilitar o interfaceamento entre equipamentos de diferentes fabricantes, estudarão também os 
dispositivos decodificadores e codificadores que, trabalhando associados, possibilitam comandos e 
acionamentos de dispositivos isoladamente, analisarão, também, os circuitos aritméticos a partir das 
operações algébricas. Finalizando o estudo dos dispositivos digitais combinacionais serão estudados 
os circuitos multiplexadores e demultiplexadores. 
 
O estudo das Lógicas Sequenciais envolve análises de funcionamento sequencial e dos circuitos e 
dispositivos que possibilitam operações sucessivas. Serão estudados os circuitos geradores de sinais 
de sincronismo (multivibradores), os circuitos de memória ou retenção de dados (flip-flops), os 
circuitos construídos usando-os como base (contadores e registradores), as memórias 
semicondutoras e os circuitos conversores de sinais analógicos e digitais. 
 
Para avaliação desse conteúdo, serão usadas atividades a serem desenvolvidas ao final de cada aula, 
as atividades desenvolvidas nas aulas presenciais e por meio de provas presenciais. 
 
A constante busca de complementos de aprendizagem e a utilização de programas computacionais 
de simulação de circuitos auxiliarão na fixação dos conteúdos. Nada disso, o estudo neste material e 
atividades auxiliares, terá valia se a dedicação necessária ao ensino à distância não for a tônica da 
participação nesse curso. 
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Projeto instrucional 
 
Disciplina: Sistemas Digitais 
Ementa básica da disciplina: 
 
AULAS OBJETIVOS MATERIAIS CARGA 
HORÁRIA 
1. Conversores de 
Códigos Binários. 
Decodificadores e 
Codificadores. 
Desenvolver circuitos capazes de 
promover a conversação entre 
dispositivos que possibilitem a 
comunicação entre dois sistemas. 
Desenvolver dispositivos de 
interpretação de comandos e 
palavras, por meio de palavras e 
comandos. Caderno de 
Notas de Aula, livros 
citados na 
bibliografia 
8h 
2. Circuitos 
Aritméticos 
Construir, de acordo com as 
operações aritméticas, circuitos que 
possam oferecer os resultados dessas 
operações. 
6h 
3. Multiplexadores 
e 
Demultiplexadores 
Entender e elaborar circuitos 
concentradores de sinais com a 
função de minimizar as vias de 
comunicação. 
6h 
4. Circuitos 
Multivibradores 
Desenvolver circuitos, a partir de 
componentes eletrônicos, que gerem 
sinais capazes de promover 
acionamentos. 
Caderno de 
Notas de Aula, livros 
citados na 
bibliografia. 
5h 
5. Circuitos 
Biestáveis Flip-
Flops 
Analisar e construir células de 
armazenagem de dados de entradacontrolada ou não. 
10h 
6. Circuitos 
Biestáveis Flip-
Flops 
Analisar e construir circuitos FF com 
acionamento de Clock 
 
10h 
7. Contadores 
Binários 
Assíncronos 
Construir contadores a partir dos 
circuitos biestáveis na modalidade 
assíncrona. Caderno de Notas de 
Aula, livros citados 
na bibliografia. 
8h 
8. Contadores 
Binários Síncronos 
Construir contadores a partir dos 
circuitos biestáveis na modalidade 
síncrona. 
7h 
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AULAS OBJETIVOS MATERIAIS CARGA 
HORÁRIA 
9. Registros de 
Deslocamento ou 
Shift Register 
Construir dispositivos de 
armazenagem temporária, capazes de 
promover conversão serial-paralela 
ou paralela-serial. 
Caderno de Notas de 
Aula, livros citados 
na bibliografia. 
5h 
10. Memórias 
Semi-condutoras 
Conhecer as técnicas de construção e 
utilização de memórias 
semicondutoras e suas associações 
de expansão para operação em 
sistemas computacionais 
8h 
11. Conversores 
Digital / Analógico 
Desenvolver e utilizar circuitos que 
possibilitem converter palavras 
digitais em sinais analógicos. 
6h 
12. Conversores 
Ana-lógico / 
Digital 
Desenvolver e utilizar circuitos que 
possibilitem converter sinais 
analógicos em palavras digitais. 
6h 
 
 
 
 
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Aula 1. Conversores de Códigos, Decodificadores e Codificadores 
Objetivos 
Desenvolver conversores, decodificadores e codificadores usando dados e palavras binárias para 
serem utilizados em interpretadores e acionadores ou atuadores digitais. 
 Conversores de Códigos: 
Construir interfaces para conversação entre sistemas que operem com códigos 
binários diferentes. 
 Decodificadores e Codificadores: 
Elaborara circuitos que recebam palavras binárias e forneçam acionamentos 
individuais ou vice-versa. 
 
Contextualizando: 
Esses dispositivos são fundamentais em sistemas computacionais onde exista a necessidade de 
interfaceamento e troca de dados, além de permitir acionamentos distintos entre acionamentos e 
atuadores. 
 
1.1. Conversão de Códigos Binários 
Códigos Binários são conjuntos de bits (palavras binárias) que representam símbolos ou dígitos 
numéricos ou alfabéticos. Sendo assim, quando se tem um símbolo, ele pode ser representado por 
um conjunto de bits e, com isso, interpretado por sistemas digitais. 
Para cada símbolo, uma palavra binária, em cada código. 
A maioria dos códigos binários representa os números no sistema decimal e, por isso, são chamados 
de códigos BCD ou Binary Coded Decimal (Decimal codificado em Binário). Esses códigos podem 
ser ponderados ou característicos. 
Os códigos que representam letras, símbolos e números são chamados de códigos alfanuméricos: 
ASCII, EBCDIC, etc.. 
 
1.1.1. Códigos BCD (Decimal codificado em Binário) 
Para cada número do sistema decimal, existe uma palavra binária em cada código. 
Na tabela seguinte serão apresentados os códigos binários de 4 bits BCD ponderados 8421, 7421, 
5211, 2421 e excesso de 3 (XS3). Códigos ponderados significam que cada bit possui um peso ou 
valor para conversão e obtenção do número que representa. 
 
 
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Códigos BCD Ponderados 
Decimal BCD 8421 
BCD 
7421 
BCD 
5211 
BCD 
2421 
Excesso-3 
XS3 
0 0000 0000 0000 0000 0011 
1 0001 0001 0001 0001 0100 
2 0010 0010 0011 0010 0101 
3 0011 0011 0101 0011 0110 
4 0100 0100 0111 0100 0111 
5 0101 0101 1000 1011 1000 
6 0110 0110 1001 1100 1001 
7 0111 1000 1011 1101 1010 
8 1000 1001 1101 1110 1011 
9 1001 1010 1111 1111 1100 
 
Nota: _ Como é o mais usado, o código BCD-8421é conhecido como BCD apenas. 
 
Códigos BDC especiais 
 Código em Anel 
Dec Johnson Dec 9 8 7 6 5 4 3 2 1 0 
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 
1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 
2 0 0 0 1 1 2 0 0 0 0 0 0 0 1 0 0 
3 0 0 1 1 1 3 0 0 0 0 0 0 1 0 0 0 
4 0 1 1 1 1 4 0 0 0 0 0 1 0 0 0 0 
5 1 1 1 1 1 5 0 0 0 0 1 0 0 0 0 0 
6 1 1 1 1 0 6 0 0 0 1 0 0 0 0 0 0 
7 1 1 1 0 0 7 0 0 1 0 0 0 0 0 0 0 
8 1 1 0 0 0 8 0 1 0 0 0 0 0 0 0 0 
9 1 0 0 0 0 9 1 0 0 0 0 0 0 0 0 0 
 
1.1.2. Conversor de Códigos 
 
Um conversor de códigos tem a função de receber, em sua entrada, palavras binárias que 
representam um valor em um determinado código (disponível) e fornecer, em sua saída, o mesmo 
valor, correspondente, expresso em outro código (desejado). 
Seja o diagrama da Figura 1 que representa um conversor de códigos onde o Código A, de entrada, 
tem suas palavras formadas por um conjunto de Y bits e Código B, de saída, tem suas palavras 
formadas por um conjunto de Z bits: 
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Figura 1 – Diagrama de um conversor de códigos binários 
 
1.1.2.1. Projeto de um Conversor de Códigos 
 
Para desenvolver um conversor de códigos é necessário que se conheça os códigos envolvidos, 
chamados de código de entrada e código de saída. 
O código de entrada terá a função de fornecer as palavras para a entrada do circuito e o código de 
saída será obtido pela formação de suas palavras associando cada uma das saídas que representarão 
os bits do código desejado. 
 
<Atenção> 
Então, seja um exemplo de projeto: 
Elaborar um circuito conversor de códigos de BCD – 8421 para XS3. 
Solução: 
Identificar qual é o código de entrada e o código de saída: 
Código de Entrada: BCD-8421 
Código de Saída: XS3 
 
Construir uma tabela verdade onde: 
_ Código de entrada será colocado como entrada: _ Cada bit corresponde a uma variável de 
entrada. 
_ Código de saída será colocado como saída: _ Cada bit corresponderá a uma saída do circuito. 
_ Para o caso desse projeto tem-se palavras de 4 bits de entrada e 4 saídas formando as palavras 
do código de saída. 
 
Veja a tabela seguinte: 
 
 
 
 
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 Cod. Entrada Cod. Saída 
 BCD 8421 XS3 
Dec A B C D S3 S2 S1 S0 
0 0 0 0 0 0 0 1 1 
1 0 0 0 1 0 1 0 0 
2 0 0 1 0 0 1 0 1 
3 0 0 1 1 0 1 1 0 
4 0 1 0 0 0 1 1 1 
5 0 1 0 1 1 0 0 0 
6 0 1 1 0 1 0 0 1 
7 0 1 1 1 1 0 1 0 
8 1 0 0 0 1 0 1 1 
9 1 0 0 1 1 1 0 0 
 
Simplificando as saídas da tabela, usando Mapas de Karnaugh, tem-se: 
 
 
A partir dessas equações, pode-se implementar o circuito completo do conversor de códigos visto 
na Figura 2: 
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Figura 2 – Circuito do conversor de códigos BCD-8421 para XS3 
 
<Atividades de aprendizagem> 
1.1.2.2. Exercícios Propostos: 
Projetar os conversores de códigos pedidos: 
a) Código XS3 para o código BCD 
b) Código BCD-2421 para o código JOHNSON 
c) Código BCD-7421 para o código em Anel 
 
 
1.1.3. Códigos GRAY 
Códigos GRAY são códigos binários obtidos a partir de um código binário, usando operações ou-
exclusivas. Cada código ou palavra binária tem sua representação em GRAY. 
Assim, pode-se ter um código GRAY para o BCD-8421 (GRAYBCD-8421) que será diferente do 
código GRAY para o BCD-2421 (GRAYBCD-2421). 
 
1.1.3.1 Obtenção do Correspondente Valor em GRAY, a partir de uma Palavra 
Binária. 
O processo de conversão envolve uma sequência de operações ou-exclusivas entre os bits da 
palavra original. 
O processo se inicia com a repetição do bit mais significativo. A partir daí opera-se ou-exclusiva do 
bit MSB com o bit imediatamente à direita, a seguir opera-se esse segundo bit com o bit que estiver 
a sua direita. Assim prossegue-se até atingir o bit menos significativo (LSB). 
 
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<Atenção> 
Seja, como exemplo de conversão, a proposição seguinte: 
(101001101)2 Æ (?)GRAY 
 
A palavra binária original tem seus bits destacados 
 
 
As operações serão realizadas a partir do MSB em direção ao LSB 
 
 
Assim, a equivalente em Gray dapalavra binária proposta será: 
 
(101001101)2 Æ (111101011)GRAY 
 
1.1.3.2 Obtenção da Correspondente Palavra Binária, a partir de um Valor em GRAY. 
O processo de conversão também envolve uma sequência de operações ou-exclusivas entre os bits 
da palavra em Gray original. 
O processo se inicia também com a repetição do bit mais significativo. A partir daí opera-se ou-
exclusiva do bit MSB com o bit imediatamente à direita, a seguir opera-se o resultado da operação 
anterior com o bit que estiver a sua direita. Assim prossegue-se até atingir o bit menos significativo 
(LSB). 
 
<Atenção> 
Seja, como exemplo de conversão, a proposição seguinte: 
 
(111101011) GRAY Æ (?)2 
 
A palavra, em Gray, original tem seus bits destacados 
 
As operações serão realizadas a partir do MSB em direção ao LSB 
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Assim, a equivalente em Gray da palavra binária proposta será: 
 
(111101011)GRAY Æ (101001101)2 
 
<Atividades de aprendizagem> 
1.1.3.3. Exercícios Propostos: 
Projetar os conversores de códigos pedidos: 
a) Código XS3 para o código GRAY-XS3 
b) Código BCD-8421 para o código GRYAY-JOHNSON 
 
 
1.2 Decodificadores e Codificadores. 
Nesse tema serão abordados dispositivos que permitem acionamentos individuais através de 
palavras binárias e que permitem obtenção de palavras a partir de acionamentos individuais. 
 
1.2.1 Decodificadores 
Um decodificador é um dispositivo que recebe palavras binárias em sua entrada e, para cada 
palavra, aciona somente uma de suas saídas. Ou seja, Para cada saída do decodificador, uma palavra 
de entrada para acioná-la. O número mínimo de bits para a palavra de acionamento é definido pela 
inequação seguinte: 
M ≤ 2n Eq. 2.1 
Em que: 
 M é o número de saídas acionadas; 
 N é o número mínimo da palavra de entrada ou de acionamento. 
 
 
Seja o diagrama de Blocos apresentado na Figura 3: 
 
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Figura 3 – Representação esquemática de um decodificador n x M 
 
Exemplo: Precisam ser acionadas oito saídas isoladamente. Caso queira usar um decodificador para 
tal, seria necessária a determinação do número de bits das palavras de entrada. Para isso, tem-se a 
expressão Eq. 2.1: 
M ≤ 2n :. M = 8 Æ 8 = 2n :. 23 = 2n Ù n = 3 
 
Assim, esse decodificador necessitaria de palavras com pelo menos 3 bits para a entrada (A2 A1 
A0). As saídas serão nomeadas de S0 a S7. 
 
Representação em blocos ou simbologia de 
um decodificador com palavras de 3 bits de 
entrada para acionar 8 saídas individualmente, 
ou simplesmente Decoder 3 x 8
Figura 4 – Representação esquemática de um decodificador 3 x 8 
 
Em outro exemplo, tem-se um decodificador com 4 entradas. Qual seria a sua especificação 
máxima? 
A solução começa pela interpretação em que as 4 entradas corresponderão aos bits das palavras que 
selecionarão as saídas. Ou seja, será o valor de “n” da expressão Eq. 2.1. Assim: 
 
M = 2n = 24 :. M = 16 saídas individuais. 
 
Sendo assim, pode-se especificar: 
Decoder 4 x 16 onde se tem palavras de 4 bits de entrada com 16 saídas acionadas 
isoladamente, cuja representação em bloco pode ser vista na Figura 5: 
 
Figura 5 – Representação esquemática de um decodificador 4 x 16 
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1.2.1.1 Projeto de um Decodificador 
Para o projeto, usa-se, como ferramenta, uma tabela operacional, onde se colocam as todas as 
palavras de entrada e todas as saídas acionadas com a sinalização nas linhas onde forem acionadas. 
 
<Atividades de aprendizagem> 
Seja o projeto de um Decoder para acionar 5 saídas. 
 
Solução: 
_ Determinar o número de bits das palavras de entrada: 
 M ≤ 2n :. 5 ≤ 2n Ù onde n ≥ 3. Assim, usam-se palavras de 3 bits. 
Sendo assim: 
_ Palavra de entrada composta por A2 A1 A0. 
_ Saídas individuais serão S0, S1, S2, S3 e S4. 
 
_ Determinação de níveis lógicos para acionamento e desacionamento: 
_ Saídas acionadas com nível “1” e desacionadas com “0”. 
Veja a tabela operacional: 
 
Palavras de 
entrada 
Saídas 
individuais 
 
A2 A1 A0 S4 S3 S2 S1 S0 
0 0 0 1 0 0 0 0 
Região de acionamento 
das saídas. (só uma 
acionada por linha) 
0 0 1 0 1 0 0 0 
0 1 0 0 0 1 0 0 
0 1 1 0 0 0 1 0 
1 0 0 0 0 0 0 1 
1 0 1 0 0 0 0 0 Palavras não utilizadas. 
Saídas desacionadas 
(não representar) 
1 1 0 0 0 0 0 0 
1 1 1 0 0 0 0 0 
 
Obtendo os Mintermos relativos às saídas S4, S3, S2, S1 e S0, tem-se: 
 
S4 ൌ A2തതതത . A1തതതത . A0തതതത 
 
S3 ൌ A2തതതത . A1തതതത . A0 
S2 ൌ A2തതതത . A1 . A0തതതത 
 
S1 ൌ A2തതതത . A1 . A0 
 
S0 ൌ A2 . A1തതതത . A0തതതത 
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O circuito do decodificador 3 x 5 e sua representação em blocos estão implementados na Figura 6: 
 
 
 
 
Representação em bloco: 
Figura 6 - Circuito do decodificador 3 x 5 e sua representação em blocos 
 
<Atividades de aprendizagem> 
1.2.1.1.1 Exercícios de Fixação 
Projetar os decodificadores pedidos: 
a) Decoder 2 x 4 acionando as saídas com nível lógico ”1”. 
b) Decoder com 3 entradas e acionamento de saída em nível “0”. 
c) Decoder com 10 saídas acionadas com nível “1”. 
 
 
1.2.1.2 Decodificador Binário para display de sete segmentos 
1.2.1.2.1. Display de 7 segmentos 
Esse display é um mostrador construído a base de LED (Diodo emissor de Luz), com o qual se pode 
representar alguns números . 
 
Display de 7 segmentos é composto por 7 leds 
dispostos no formato de um número 8, são utilizados 
para fazer representação numérica. Podem ser 
encontrados em duas configurações: 
Figura 7 - Display de 7 segmentos 
 
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O Display na configuração Catodo Comum tem todos os catodos de seus leds ligados a um mesmo 
ponto em comum, conforme apresentado na Figura 8. 
 
Figura 8 – Ligação dos leds de um display na configuração Catodo Comum 
 
No Display na configuração Anodo Comum, todos os anodos dos leds estão ligados a um mesmo 
ponto em comum, conforme mostrado na Figura 9. 
 
Figura 9 – Ligação dos leds de um display na configuração Anodo Comum 
 
Os números são formados acendendo os leds, de acordo com a necessidade do valor a ser 
representado. Na figura 10 tem-se dois display acesos representando os números (5)10 e (3)10. 
Assim, para formar o número 5, tem que acender os leds ligados aos terminais “a”, “c”, “d”, “f”, 
“g”, sendo que “b”e “e”ficam desligados. Para formar o número 3, tem que acender os leds 
ligados aos terminais “a”, “b”, “c”, “d”, “g”, sendo que “e”e “f”ficam desligados. 
 
Figura 10 - Displays de 7 segmentos formando os (5)10 e (3)10 
 
1.2.1.2.2. Projeto do decodificador Binário para Display de 7 segmentos 
Será usado o código BCD-8421 para desenvolvimento do projeto. 
A proposição é usando as palavras binárias do código BCD-8421, desenvolver um circuito que 
possa excitar o display formando os correspondentes números em decimal. 
O código BCD é colocado como entrada e cada segmento, identificado pelas letras a, b, c, d, e, f, g, 
será tomado como uma saída. Quando cada uma delas estiver ligada ao display, de acordo com a 
palavra BCD de entrada, elas formarão o símbolo correspondente (um acionamento). Razão pela 
qual pode ser considerado decodificador (uma palavra de entrada, uma única saída). 
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Sendo assim, as saídas da tabela seguinte serão completadas considerando que cada led que 
corresponde ao segmento será aceso com nível lógico “1” e o segmento estará apagado com nível 
lógico “0”. Após seu preenchimento e utilizando simplificações por Mapa de Karnaugh, para obter 
as equações simplificadas, pode-se implementar o circuito decodificador de BCDpara 7 segmentos 
 
Seja a tabela operacional: 
 BCD-8421 Segmentos 
Dec A B C D a b c d e f g Símb 
0 0 0 0 0 1 1 1 1 1 1 0 
 
 
1 0 0 0 1 0 1 1 0 0 0 0 
2 0 0 1 0 1 1 0 1 1 0 1 
3 0 0 1 1 1 1 1 1 0 0 1 
4 0 1 0 0 0 1 1 0 0 1 1 
5 0 1 0 1 1 0 1 1 0 1 1 
6 0 1 1 0 1 0 1 1 1 1 1 
7 0 1 1 1 1 1 1 0 0 0 0 
8 1 0 0 0 1 1 1 1 1 1 1 
9 1 0 0 1 1 1 1 1 0 1 1 
 
Mapas de Karnaugh para o decodificador de BCD par 7 Segmentos 
 
 
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O circuito implementado está apresentado na Figura 11, onde algumas portas estão substituídas 
pelas portas equivalentes. 
 
Figura 11 – Circuito do decoder BCD-8421 para Display de 7 segmentos 
 
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1.2.2 Codificadores 
Um codificador é um dispositivo que recebe sinais individuais de acionamento de entrada e, para 
cada entrada acionada, fornecerá uma palavra específica de saída (uma palavra para cada entrada). 
O número mínimo de bits para a palavra de saída é definido de acordo com o número de entradas de 
acionamento, pela inequação Eq. 2.2.: 
M ≤ 2n Eq. 2.2 
Em que: 
 M é o número de entradas acionadas; 
 N é o número mínimo da palavra de saída ou de acionamento. 
 
Seja o diagrama de Blocos apresentado na Figura 12: 
 
 
Figura 12 – Representação esquemática de um decodificador n x M 
 
Exemplo: Oito sensores ON-OFF são usados para sinalizar operações em um sistema. Cada sensor 
acionado necessitará de uma palavra binária para ser identificado. 
O dispositivo indicado seria um codificador para 8 entradas. Assim: 
M = 8 :. 8 = 2n :. N = 3 bits Ù Palavra de saída de 3 bits 
 
O diagrama em blocos está representado na Figura 13. 
 
 
Figura 13 – Diagrama em bloco de um Coder 8 x 3 
 
 
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1.2.2.1 Projeto de um Codificador 
Para o projeto, usa-se, como ferramenta, uma tabela operacional, onde se colocam as todas as 
entradas acionadas com a sinalização nas linhas onde estiverem acionadas e todas as palavras de 
saída, uma distinta para cada entrada acionada. 
 
<Atividades de aprendizagem> 
Seja o projeto de um Coder para receber 5 entradas individuais. 
Solução: 
_ Determinar o número de bits das palavras de saída: 
 
 M ≤ 2n :. 5 ≤ 2n Ù onde n ≥ 3. Assim, usam-se palavras de 3 bits. 
 
Sendo assim: 
_ Entradas individuais serão E0, E1, E2, E3 e E4. 
_ Palavra de saída composta por A2 A1 A0. 
 
_ Determinação de níveis lógicos para acionamento e desacionamento: 
_ Saídas acionadas com nível “1” e desacionadas com “0”. 
 
Veja a tabela operacional: 
Entradas Individuais Palavras de Saída 
E0 E1 E2 E3 E4 A2 A1 A0 
1 0 0 0 1 0 0 0 
0 1 0 0 0 0 0 1 
0 0 1 0 0 0 1 0 
0 0 0 1 0 0 1 1 
0 0 0 0 0 1 0 0 
 
Obtendo os Mintermos relativos às saídas S4, S3, S2, S1 e S0, tem-se: 
 
A2 ൌ E4 A1 ൌ E2 ൅ E3 A0 ൌ E1 ൅ E3 
 
O circuito do codificador 5 x 3 e sua representação em blocos estão implementados na Figura 14: 
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Representação em bloco: 
Figura 14 - Circuito do decodificador 3 x 5 e sua representação em blocos 
 
<Atividades de aprendizagem> 
1.2.2.1.1 Exercícios de Fixação 
Projetar os decodificadores pedidos: 
a) Coder 4 x 2 acionando as entradas com nível lógico ”1”. 
b) Coder com 3 saídas e acionamento de saída em nível lógico “0”. 
c) Coder com 10 entradas acionadas com nível “1”. 
 
Resumo 
Nesta aula foram abordados os circuitos conversores de códigos, onde se pôde analisar e construir 
interpretadores de códigos e, com eles permitindo a comunicação e troca de dados entre dois 
sistemas. 
Comandos de acionamento levaram ao desenvolvimento dos decodificadores que recebem palavras 
de entrada fornecendo saídas acionadas individualmente. Os circuitos complementares são os 
codificadores que possuem entradas acionadas individualmente que, quando acionadas, fornecem na 
saída uma palavra. Tanto nos decodificadores quanto nos codificadores, as palavras de entrada ou 
saída não podem ser repetidas. 
 
 
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Aula 2 – Circuitos Aritméticos 
Objetivos 
Desenvolver circuitos que possam simular as operações aritméticas básicas para serem utilizados 
em operadores de cálculos dentro de sistemas digitais. 
 
Contextualizando: 
São de fundamental importância em sistemas computacionais por possibilitarem as operações 
aritméticas, auxiliando atividades onde essas operações sejam necessárias. 
 
2.1 Operações Aritméticas com Números Binários 
2.1.1 Adição Binária 
A operação da adição binária é idêntica à operação no sistema decimal. Veja a operação da adição 
entre valores decimais (93)10 e (38)10. 
 
Observe: 
_ Os dois valores são representados com dois 
dígitos. 
_ Ao somar a posição das unidades (3 + 8)10, o 
resultado será uma unidade de uma dezena. 
Como na posição das unidades não existe “espaço” para apresentar o valor das dezenas, esse valor 
deve ser transportado para a posição das dezenas. Esse transporte é chamado popularmente de “Vai-
um”. 
_ Agora, ao somar a posição das dezenas (9 + 3)10, o resultado será três dezenas e uma centena. 
Como, de forma análoga ao que aconteceu na posição das unidades, o resultado dessa soma 
forneceu um valor de dois dígitos, na posição das dezenas não existe “espaço” para apresentar o 
valor das centenas, o valor das centenas deve ser transportado para a posição das centenas. Esse 
transporte é chamado popularmente de “Vai-um”. Porém, para a operação apresentada, não 
apresenta a posição das centenas. Assim, esse valor que foi transportado não tem como ser 
amostrado na resposta e, sendo assim, seria desprezado. Mas pode-se descrever a operação como 
sendo: 
93 + 38 = 31 e “Vai-um” 
 
O transporte, popularmente conhecido como “Vai-um”, é também representado pelo termo em 
inglês “Carry” ( C ou Cy). 
 
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Convertendo esses valores para Binário, tem-se que 
(93)10 = (1011101)2 
(38)10 = (100110)2 
 
O número de bits do maior valor norteia a padronização de cálculos. Para que não haja erros 
grosseiros, um bom expediente é completar o número de bits de todos os valores com o número de 
bits do maior valor e ainda, colocar um bit, à esquerda dos valores, funcionando como bit de sinal. 
Nesse caso, os valores serão representados com 7 bits mais um bit de sinal positivo (“0”). Assim, 
tem-se: 
(93)10 = (0 1 0 1 1 1 0 1)2 
(38)10 = (0 0 1 0 0 1 1 0)2 
 Bit de sinal ↑ ↑ Bit “0” complementar 
 
Operando então: 
 
Repare que, ao tomar o resultado, sem nenhuma análise, teria: 
( 1 0 0 0 0 0 1 1 )2 = ( 1 3 1 )10 
Isso coincide com o valor que deveria ter sido encontrado na operação em decimal, caso existisse a 
posição das centenas. Porém, o bit mais significativo dessa representação é igual a “1”, o que 
significa que esse valor é negativo. Sabe-se que não corresponde a realidade. Esse é um erro 
chamado de OVER-FLOW que nos mostra que o número de bits usado na representação não foi 
suficiente para armazenar o dado (número) obtido. 
A forma de sanar esse “problema” é incluir mais um zero à esquerda do número, antes do bit de 
sinal. Assim, o resultado seria: 
( 01 0 0 0 0 0 1 1 )2 = ( +1 3 1 )10 
 
<Atividades de aprendizagem> 
2.1.1.1 Somar: 
a) (101111011)2 + (1001101101)2 
b) (143)10 + (79)16 
c) (777)8 + (111)10 
 
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2.1.2 Circuitos de Adição 
2.1.2.1 Analisando a Operação 
Seja a operação (11)2 + (1)2 
A + B = A1A0+B0 Ù A + B = A1A0+B1B0 Å Com os termos completos. 
Transp. T1 T0 
A + A1 A0 +
B B1 B0 
Soma S1 S0 
 Posição Bit1 Bit0 
 
Pode-se observar que na posição do bit “0” não existe transportede entrada. Mas poderá gerar 
transporte de saída, T0, para a posição do bit “1”. Pode também existir o transporte de saída, T1. 
Æ Posição do bit “0”: A0 + B0 = “S0” e “T0” Æ Meia adição ou Half Adder 
Æ Posição do bit “1”: A1 + B1 + T0 = “S1” e “T1” Æ Adição completa ou Full Adder 
 
2.1.2.2 Meia Adição e Circuito Meio Somador 
Representa a operação com os bits da posição do bit “0”. Seja a representação em Blocos da Figura 
14. 
 
Figura 14 – Representação em Bloco de um Meio Somador 
 
A tabela operacional 
A0 B0 T0 S0 
0 0 0 0 
0 1 0 1 
1 0 0 1 
1 1 1 0 
 
A operação será A0 + B0 = S0 e poderá ter o transporte ou carry T0 
 T଴ ൌ A଴. B଴ 
S଴ ൌ A଴തതതത. B଴ ൅ A଴. B଴തതത Æ S଴ ൌ A଴ ْ B଴ 
 
O circuito está mostrado na Figura 15: 
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Figura 15 – Circuito do Meio Somador 
 
2.1.2.3 Adição Completa e Circuito Somador Completo 
Representa a operação com os bits da posição do bit “0”. Seja a representação em Blocos da Figura 
16. 
 
Figura 16 – Representação em Bloco de um Meio Somador 
 
Seja a tabela operacional: 
A0 B0 T0 T1 S1 
0 0 0 0 0 
0 0 1 0 1 
0 1 0 0 1 
0 1 1 1 0 
1 0 0 0 1 
1 0 1 1 0 
1 1 0 1 0 
1 1 1 1 1 
 
A operação será A1 + B1 + T0 = S1 e poderá ter o transporte ou carry T1. 
S଴ ൌ Aଵതതത. Bଵതതത. T଴ ൅ Aଵതതത. Bଵ. T଴തതത ൅ Aଵതതത. Bଵ. T଴ ൅ Aଵ. Bଵ. T଴ Ù 
S଴ ൌ Aଵ ْ Bଵ ْ T଴ 
 
Tଵ ൌ Aଵതതത. Bଵ. T଴ ൅ Aଵ. Bଵതതത. T଴ ൅ Aଵ. Bଵ. T଴തതത ൅ Aଵ. Bଵ. T଴Ù 
Tଵ ൌ Aଵ. Bଵ ൅ ሺAଵ ْ Bଵሻ. T଴ 
 
 
O circuito está mostrado na Figura 17: 
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Figura 17 – Circuito do Somador Completo 
 
Sendo assim, para realizar a soma dessas duas palavras de 2 bits, poderia utilizar a associação de 
um meio somador (H.A.) com um somador completo (F.A.), em blocos, conforme apresentado na 
Figura 18. 
 
Figura 18 – Somador para duas palavras de 2 bits. 
 
2.1.2.4 Somador Integrado para 4 Bits 
A Figura 19 mostra, em blocos, como foi projetado o circuito somador para 4 bits que compõe o 
circuito integrado SN74LS83. 
 
Figura 19 – Circuito do Somador Quádruplo 
 
A Figura 20 apresenta o diagrama para a pinagem do circuito integrado SN74LS83. 
 
 
Em que: 
A4, A3, A2, A1 – bits da palavra A 
B4, B3, B2, B1 – bits da palavra B 
S4, S3, S2, S1 – bits da palavra de 
resultado S 
C0 – Transporte de entrada 
C4 – Transporte de saída 
Vcc - Alimentação +5V 
Gnd – Referência ou 0V 
Figura 20 – Circuito Integrado SN78LS83 
 
 
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2.1.3 Subtração Binária 
2.1.3.1 Subtração Convencional 
Seja a operação (43)10 e (19)10. 
Posição Dez Unid 
 4 3 - 
 1 9 
 
Para operar, não teria como, caso se analisasse isoladamente. ( 3 – 9 )10. Assim, considera-se em 
um contexto, onde se adiciona uma dezena, tomada como “empréstimo” da posição das dezenas, ao 
valor 3. Assim, a operação ficaria: 
( 10 ) 10 + ( 3 ) 10 – ( 9 ) 10 = ( 13 – 9 )... O que resultaria ( 4 )10 
Na posição das dezenas, fica então “obrigatório” descontar o valor que foi pego por empréstimo. 
 
Posição Dez Unid 
 10 + 
 4 - 3 
 1 13 - 
 1 9 
 2 4 
 
Assim, na posição das dezenas, tem-se a 
operação: 
( 4 ) 10 - ( 1 ) 10 - ( 1 ) 10 = (3 - 1 )... O que 
resultaria ( 2 )10 
Com isso, a operação ficou: 
( 43 ) 10 – ( 19 ) 10 = ( 24 )10 
 
O Empréstimo também é chamado de Borrow. 
 
Exemplo: 
Seja então a operação (93)10 - (38)10 
Para operar em binário, procede-se as técnicas de completar os números, inclusive incluindo o bit 
de sinal. Assim, tem-se: 
(93)10 = (0 1 0 1 1 1 0 1)2 
(38)10 = (0 0 1 0 0 1 1 0)2 
 
Para realizar a operação, pode-se observar a tabela seguinte, onde os valores com sinais positivos 
são os valores que foram emprestados pela coluna da posição anterior, ou seja, (+10)2 = (2)10 e os 
valores com sinais negativos (-1)2 são os valores descontados da coluna da posição que emprestou. 
Veja: 
 
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 +10 +10 
A 0 0 1 0 1 1 1 0 1 - 
 -1 
 
+10
 -1 -1 
 
+10
 
Empréstimos 0 0 0 
 +10 
B 0 0 0 1 1 0 1 1 0 - 
Diferença 0 0 0 1 0 0 1 1 1 
 
Assim, 
 (93)10 - (38)10 = (55)10 
 (0 1 0 1 1 1 0 1)2 - (0 0 1 0 0 1 1 0)2 = (0 0 0 1 0 0 1 1 1)2 
 
<Atividades de aprendizagem> 
2.1.3.1 Subtrair: 
a) (111101110)2 - (61)10 
b) (777)8 - (93)H 
c) (9A)16 - (87)10 
 
2.1.3.1 Subtração pelo Complemento de 2 
2.1.3.1.1 Complemento de 2 ou COMP-2 
<Glossário> 
Complemento de dois é uma operação lógico-aritmética que tem por finalidade inverter o sinal 
algébrico de uma palavra binária. Ou seja, ao realizar a operação do complemento de 2 de um 
número positivo, o resultado será equivalente ao valor negativo desse número. B′ 
É obtido invertendo (operação lógica) a palavra original, bit a bit, Bഥ, e, ao resultado, soma-se 
(operação aritmética) uma unidade. 
B′ ൌ Bഥ ൅ ሺ1ሻଶ Eq.2.1 
Seja o número (55)10.Obter os valores de (+55)10 e (-55)10 expressos no sistema binário, usando a 
técnica do Complemento de 2. 
(55)10 = (1 1 0 1 1 1)2 = B 
 
 Assim, representando em binário com 8 bits e incluindo o bit de sinal, tem-se: 
 
 
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A operação do complemento é apresentada a seguir: 
 Bഥ 1 1 1 0 0 1 0 0 0 + 
+1 1 
 B’ 1 1 1 0 0 1 0 0 1 
 
Então, a palavra binária (1 1 1 0 0 1 0 0 1)2 equivale ao valor ( - 55)10. 
 
 
2.1.3.1.2 Operando pelo Complemento de 2 ou COMP-2 
Refazendo o exemplo, em que foi realizada a operação (93)10 - (38)10, tem-se: 
Observe que a representação binária desses valores será realizada com 8 bits incluindo ainda o bit 
de sinal: 
(93)10 = (0 0 1 0 1 1 1 0 1)2 
(38)10 = (0 0 0 1 0 0 1 1 0)2 
 
Observe ainda que a subtração (93)10 - (38)10, equivale à soma (93)10 + (-38)10. Sendo assim, deve-
se obter o comp-2 de (38)10 e somá-lo com (93)10. 
 
B (38)10 0 0 0 1 0 0 1 1 0 
Bഥ 1 1 1 0 1 1 0 0 1 + 
+1 1 
B’= (-38)10 1 1 1 0 1 1 0 1 0 Å Comp-2 
 
Assim, operando a adição entre os dois valores, teremos a subtração 
 
 1 desprezado 
(+93)10 = 0 0 1 0 1 1 1 0 1 + 
(-38)10 = 1 1 1 0 1 1 0 1 0 
(+55)10 = 0 0 0 1 1 0 1 1 1 
 
(55)10 = ( 0 0 0 1 1 0 1 1 1 )2 
 
 
 
 
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<Atividades de aprendizagem> 
2.1.3.2 Subtrair: 
Sugestão: Usar o número de bits do maior valor, adicionar mais um bit “0”à esquerda e mais 
o bit de sinal. 
a) (1024)10 - (511)10 
b) (FA3)H - (7373)8 
c) (101101101101)2 - (110011000111)2 
 
2.1.4 Circuitos de Subtração 
2.1.4.1 Analisando a Operação 
Seja a operação (10)2 - (1)2 
A + B = A2A1 - B1 Ù A - B = A2A1 - B2B1 Å Com os termos completos. 
Empr. E2 E1 
A + A2 A1 +
B B2 B1 
Difer. D2 D1 
 Posição Bit2 Bit1 
 
Na posição do poderá existir a necessidade do empréstimo (borrow), ou não, que “vem” da posição 
do bit “2”. 
Æ Posição do bit “1”: A1 - B1 = “D1” e “E2” Æ Empréstimo que vem do bit “2”. 
Mas observe que nessa posição não tem empréstimo, pois esse é o LSB 
Æ Posição do bit “2”: A2 - E2 - B2 = “D2” e “E3” Æ Empréstimo que viria de um possível do bit 
“3” (que, no caso não existe). 
E2 E1 E0 
 A2 A1 
 B2 B1 
 D2 D1 
 
2.1.4.2 Meia subtração e Circuito Meio Subtrator 
Representa a operação com os bits da posição do bit “1”. Seja a representação em Blocos da Figura 
21. 
 
Figura 21 – Representação em Bloco de um Meio Subtrator 
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A tabela operacional 
A1 B1 E2 D1 
0 0 0 0 
0 1 1 1 
1 0 0 1 
1 1 0 0 
 
A operação será A1 - B1 = D1 e poderá ter o empréstimo ou borrow E2 sinalizado: 
 Eଶ ൌ Aଵതതത. Bଵ 
Dଵ ൌ Aଵതതത. Bଵ ൅ Aଵ. Bଵതതത ÆDଵ ൌ Aଵ ْ Bଵ 
 
O circuito está mostrado na Figura 22: 
 
Figura 22 – Circuito do Meio Subtrator 
 
2.1.4.3 Subtração Completa e Circuito Subtrator Completo 
Representa a operação com os bits da posição do bit “2”. 
Seja a representação em Blocos da Figura 23. 
 
Figura 23 – Representação em Bloco de um Meio Somador 
A tabela operacional 
A2 B2 E2 D2 E3 
0 0 0 0 0 
0 0 1 0 1 
0 1 0 0 1 
0 1 1 1 0 
1 0 0 0 1 
1 0 1 1 0 
1 1 0 1 0 
1 1 1 1 1 
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A operação será A2 - B2 - E2 = D2 e poderá ter o empréstimo ou borrow E3 sinalizado: 
Dଶ ൌ Aଶതതത. Bଶതതത. Eଶ ൅ Aଶതതത. Bଶ. Eଶതതത ൅ Aଶതതത. Bଶ. Eଶ ൅ Aଶ. Bଶ. Eଶ Ù 
Dଶ ൌ Aଶ ْ Bଶ ْ Eଶ 
Eଷ ൌ Aଶതതത. Bଶ. Eଶ ൅ Aଶ. Bଶതതത. Eଶ ൅ Aଶ. Bଶ. Eଶതതത ൅ Aଶ. Bଶ. Eଶ Ù 
Eଷ ൌ Aଶ. Bଶ ൅ ሺAଶ ْ Bଶሻ. Eଶ 
 
O circuito está mostrado na Figura 24: 
 
Figura 24 – Circuito do Subtrator Completo 
 
2.1.5 Circuito Somador-Subtração com Somador Quádruplo 
O circuito tem uma entrada de seleção que de acordo com o valor aplicado a ela, permite que o 
circuito opere soma ou subtração. 
Utiliza portas ou-exclusiva para possibilitar a inversão dos dados colocados como palavra B. A 
chave de seleção SOM/SUB é responsável por escolher qual das operações será realizada. Veja a 
Figura 25, na qual se pode observar a porta XOR e uma tabela onde aparecem as duas 
possibilidades. 
 
Figura 25 – Porta XOR com entrada SOM/SUB e tabela com operação. 
 
Assim, o circuito será composto pelas portas XOR (7486) aplicadas às entradas B e os circuitos 
somadores quádruplos (7483). Na Figura 26 está representado o circuito de somador-subtrator para 
8 bits. Repare que o valor da chave SOM/SUB é aplicado à entrada do Transporte de entrada do 
Somador menos significativo. Quando ela estiver em “0”o transporte de entrada não existe. 
Quando estiver em “1”, o transporte de entrada será somado ao bit menos significativo, 
participando da operação do complemento de 2 do número que a ser multiplicado por (-1) ou 
transformado em negativo. 
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Figura 26 – Somador – Subtrator para 8 bits 
 
Operações: 
 
SOM/SUB OPERAÇÃO A ൅ B ൅ C0 
0 Soma A ൅ B ൅ ሺ0ሻଶ 
1 Subtração A ൅ Bഥ ൅ ሺ1ሻଶ 
 
 
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Aula 3 – Multiplexadores e Demultiplexadores 
Sistema de comunicação MUX-DEMUX 
 
Objetivos 
Desenvolver circuitos de troca de informações digitais originadas em diversos emissores por um 
único canal para destinos que utilizarão essas informações. 
 
Contextualizando: 
Esse sistema de comunicação é de fundamental importância em sistemas computacionais por 
possibilitar a transmissão de sinais digitais, um de cada vez, por um único canal de transmissão, 
possibilitando a conversação entre diversos sistemas digitais. 
 
Um sistema de comunicação MUX-DEMUX pode ser visualizado pela Figura 27. Nela aparece um 
dispositivo com três mensagens, disponíveis em três entradas, a serem enviadas a três destinos 
diferentes, considerados saídas. 
 
Figura 27 – Sistema de Comunicação Mux-Demux 
Nesse esquema, a Mensagem 2 é escolhida pelo dispositivo de Seleção de Entrada, sendo 
encaminhada pelo caminho único, chamado de canal ou meio de transmissão, sendo, então, 
entregue ao Destino 2 que foi escolhido pelo dispositivo de Seleção de Saída. Assim, observa-se 
que os dispositivos de seleção de entrada e de saída devem operar em sincronismo para entregar 
corretamente o sinal de entrada ao respectivo destino. 
 
3.1 Multiplexadores 
Tendo como base os circuitos codificadores, selecionam uma de suas entradas para que seja 
fornecida ao meio de comunicação pela saída. A parte do codificador é responsável pela escolha da 
entrada que será fornecida pela saída. Essa escolha ou seleção é conseguida usando uma palavra 
binária. Para cada palavra, uma entrada é encaminhada para a saída. O número de bits da palavra de 
seleção está correlacionado ao número de entradas pela inequação seguinte: 
M ൑ 2୬ 
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Em que: 
M é o número de entradas 
n é o número mínimo de bits da palavra de seleção 
 
A Figura 28 mostra uma esquematização blocos de um multiplexador para M entradas. 
 
Figura 28 – Multiplexador genérico para M entradas – MUX M x 1 
 
3.1.1 Projeto de um MUX 
Seja o projeto de um multiplexador 4 x 1. As quatro entradas serão selecionadas para saírem, uma 
de cada vez, por uma única saída. 
Solução: 
M = 4 entradas (E1 E2 E3 E4) ∴ n = 2 bits para seleção: (A1 A0) 
Seja a tabela que descreve essa operação: 
Entradas Seleção Saída Interpretação 
E1 E2 E3 E4 A1 A0 S Saída recebe 
1 0 0 0 0 0 E1 a entrada E1 ou 
0 1 0 0 0 1 E2 a entrada E2 ou 
0 0 1 0 1 0 E3 a entrada E3 ou 
0 0 0 1 1 1 E4 a entrada E4 
 
Assim, a expressão para saída S pode ser apresentada: 
S ൌ A1തതതത . A0തതതത . E1 ൅ A1തതതത . A0 . E2 ൅ A1 . A0തതതത . E3 ൅ A1 . A0 . E4 
 
E o circuito pode ser visto na Figura 29: 
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Figura 29 – Multiplexador de 4 entradas para uma saída – MUX 4 x 1 
Representação em bloco: 
 
Figura 30 – MUX 4 x 1 em bloco 
 
<Atividades de aprendizagem> 
3.1.1.1 Exercícios propostos 
3.1.1.1.1 Projetar o Mux 6 x 1 
3.1.1.1.2 Projetar o Mux 8 x 1 
 
3.1.2. Expansão de Multiplexadores 
Usando um multiplexador básico, por associação, pode-se construir um circuito que opere conforme 
um multiplexador com um número maior de entradas. Para essa técnica de associação serão 
utilizados multiplexadores MUX 4 x 1 para obter um circuito que opere como um MUX 16 x 1. 
Solução: 
 Mux 4x1 Æ M = 4 entradas ∴ n = 2 bits de seleção: (A1 A0). 
 Mux 16x1 Æ M = 16 entradas ∴ n = 4 bits de seleção: (A3 A2 A1 A0). 
 16 entradas ÷ 4 entradas = 4 Mux 4 x 1 para a etapa de entrada. 
 
Esses 4 Mux de entrada geram 4 saídas. Essas 4 saídas serão encaminhadas para outro Mux 4x1 
(etapa de saída). 
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Para trabalhar a seleção, têm-se dois bits para a etapa de entrada e dois bits para o Mux 4x1 que 
serve como etapa de saída. Veja, na Figura 31, o diagrama em blocos dessa expansão: 
 
Figura 31 – Expansão de MUX 16x1 a partir de MUX 4x1 
 
3.2 Demultiplexadores 
Têm a função oposta à dos Multiplexadores. Recebe o sinal que vem do meio de comunicação e o 
encaminha para cada uma de suas saídas. Baseiam-se nos decodificadores. O decodificador escolhe 
qual das saídas fornecerá o sinal que recebeu. Essa escolha usa a palavra binária cujo número de 
bits da palavra de seleção é dado também pela inequação seguinte: 
 
M ൑ 2୬ 
Em que: 
M é o número de saídas 
n é o número mínimo de bits da palavra de seleção 
 
A Figura 32 mostra uma esquematização blocos de um demultiplexador para M saídas. 
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Figura 32 – Demultiplexador genérico para M saídas – DEMUX 1 x M 
 
3.2.1 Projeto de um DEMUX 
Seja o projeto de um demultiplexador 1 x 4. O sinal que chega à entrada pode ser direcionado para 
uma das quatro saídas de acordo com a escolha pela entrada de seleção. 
Solução: 
M = 4 saídas (S1 S2 S3 S4) ∴ n = 2 bits para seleção: (A1 A0) 
 
Seja a tabela que descreve essa operação: 
Entrada Seleção Saídas Interpretação 
E A1 A0 S0 S1 S2 S3 Cada saída recebe 
E 0 0 E 0 0 0 entrada E 
E 0 1 0 E 0 0 entrada E 
E 1 0 0 0 E 0 entrada E 
E 1 1 0 0 0 E entrada E 
 
Assim, a expressão para saída S pode ser apresentada: 
S0 ൌ A1തതതത . A0തതതത . E 
S1 ൌ A1തതതത . A0 . E 
S0 ൌ A1 . A0തതതത . E 
S0 ൌ A1 . A0 . E 
E o circuito pode ser visto na Figura 33: 
 
Figura 33 – Demultiplexador de uma entrada para 4 saídas 
– DEMUX 1 x 4 
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Representação em bloco: 
 
Figura 34 – DEMUX 4 x 1 em bloco 
 
<Atividades de aprendizagem> 
3.2.1.1Exercícios propostos 
3.2.1.1.1 Projetar o Demux 6 x 1 
3.1.1.1.2 Projetar o Demux 8 x 1 
 
3.2.2. Expansão de Demultiplexadores 
Usando um demultiplexador básico, por associação, pode-se construir um circuito que opere conforme 
um demultiplexador com um número maior de saídas. Para essa técnica de associação serão utilizados 
demultiplexadores DEMUX 1 x 4 para obter um circuito que opere como um DEMUX 1 x 16. 
Solução: 
 Demux 4x1 Æ M = 4 saídas ∴ n = 2 bits de seleção: (A1 A0). 
 Demux 16x1 Æ M = 16 saídas ∴ n = 4 bits de seleção: (A3 A2 A1 A0). 
 16 saídas ÷ 4 saídas = 4 Demux 4 x 1 para a etapa de saída. 
Esses 4 Demux de saída geram 4 entradas. Essas 4 entradas receberão as saídas de um Demux 4x1 
(etapa de entrada). Para a seleção, têm-se dois bits para a etapa de entrada e dois bits para os Demux 
4x1 da etapa de saída. Veja, na Figura 35, o diagrama em blocos dessa expansão: 
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Figura 35 – Expansão de DEMUX 1 x 16 partir de DEMUX 1 x 4 
 
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Aula 4 – Circuitos Geradores de Sinais de sincronismo, Osciladores ou 
Multivibradores. 
<Glossário> 
Definições: 
_ Multivibradores são circuitos eletrônicos, baseados em circuitos RC que geram sinais que, por sua vez, 
promovem trocas de valores entre os níveis baixo e alto, ou vice-versa, “0”Æ”1” e “1”Æ”0”, gerando um 
sinal digital. 
 
Figura 35 – Pulso digital 
 
Os sinais para sincronismo proporcionam o acionamento e desacionamento automático de dispositivos 
eletrônicos com temporizações previamente definidas. Apresentam seus circuitos em duas categorias: 
 
_ Multivibrador Monoestável (MVM) _ É um circuito multivibrador que fornecem um único pulso de 
clock na sua saída, estimulado por um sinal de disparo, chamado gatilho ou trigger. Apresenta um nível 
lógico de saída, geralmente baixo ou “0”, considerado estado estável (estado de repouso). O nível para o 
qual a saída passa após o disparo (ação de um pulso de disparo), o estado é considerado um estado não 
estável (estado inverso ao de repouso), permanecendo nele por um determinado intervalo de tempo, após 
o qual retorna para o estado de repouso. 
Isto é: Quando acionados pelo gatilho (pulso de disparo), geram um único pulso de duração t. 
(temporário), conforme a figura 36: 
 
Figura 36 – Pulso de Saída estimulado por um disparo 
 
Neste caso do diagrama a saída estará sendo acionada no instante em que o pulso de disparo passar para 
nível baixo “0”. Diz-se então que o circuito pode ser disparado por nível baixo de tensão ou por flanco 
negativo, ou pela borda de descida, ou pela borda negativa (↓). 
Um multivibrador monoestável só funciona depois do disparo ou gatilho. Assim é classificado Não-
Regatilhável ou Regatilhável: 
_ MVM Não-Regatilhável ou Não-Redisparável: Após o primeiro disparo, a saída muda de estado e 
fica assim durante o tempo que foi determinado. Antes de acabar esse tempo, não aceita outro 
disparo. Vejamos o diagrama na Figura 37: 
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Figura 37 – Pulsos de saída de um Multivibrador Monoestável não Regatilhavel 
 
Nesta situação, a saída é disparada pelo primeiro nível baixo. Observe que ocorre um segundo pulso para 
0, enquanto a saída está em nível alto (acionada). O segundo pulso é ignorado pelo circuito e a saída 
permanecerá acionada. 
 
_ MVM Regatilhável ou Redisparável: Neste caso, se ocorrer um novo pulso de disparo antes de terminar 
o tempo em que a saída está acionada, o circuito recomeça a temporização. No diagrama seguinte pode-
se observar que após o 3o disparo, conta um novo tempo (t), conforme figura 38: 
 
Figura 38 – Pulsos de saída de um Multivibrador Monoestável Regatilhavel 
 
Alguns circuitos M.V.M. são obtidos com a inclusão de resistores e capacitores para possibilitar a 
temporização da saída no nível considerado não estável. 
 
_ Multivibrador Astável (MVA) _ é um circuito que fornece um sinal digital de saída que alterna entre 
nível lógico alto e baixo, de forma periódica. Enquanto estiver em ligado, a saída apresenta uma 
alternância entre os níveis lógicos, permanecendo em cada um deles por tempos determinados que podem 
ser iguais ou não. Não apresentam estado de repouso. Veja na Figura 39. 
Isto é: Ao serem ligados, geram um sinal periódico de saída (T = t1+t2). 
(1-0-1-0-1-0...) 
 
Figura 39 – Sinal de saída de um Multivibrador Astável 
 
 
 
 
 
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Projetos 
 4.1. Projetos de M.V. Monoestáveis 
4.1.1. Multivibradores usando o integrado LM 555: 
O Circuito integrado LM 555 da National é um circuito muito versátil usado para promover 
temporizações. Necessita do acoplamento de uma malha ressonante RxC externa para executar as 
temporizações. 
Apresenta as seguintes características elétricas: 
Vcc = + 5 a + 15 V 
Vout em nível alto é aproximadamente o valor de Vcc. Em nível baixo, 0V. 
Ioutmáx = 200 mA 
Iccmáx em nível alto é de 1 mA e em nível baixo é de 10 mA 
Na Figura 40, pode ser vista a representação do Circuito Integrado do LM555: 
 
 
Figura 40 - Circuito Integrado do LM555 
Pino Função 
2 Disparo - Se dá quando a tensão nesse terminal for menor que 1/3 Vcc. A duração do 
pulso de disparo (1Æ0Æ1) deverá durar menos que o pulso de saída (em nível alto) 
3 Saída: apresenta nível alto quando disparado, gerando um pulso de duração de t = 1,1 x 
R x C. Quando estiver em repouso, apresenta nível baixo (gera um pulso 0Æ1Æ0). 
4 É o reset do circuito. Opera em nível baixo e quando for acionado manda a saída 
imediatamente para "0". Para desativá-lo, aplicar Vcc nele. 
5 Tensão de Contole ou entrada FM: Recebe uma tensão de controle para modificar o 
ponto de limiar para um nível desejado, que fará, então uma alteração do tempo de carga 
e descarga do capacitor, fornecendo durações diferentes de saída para a mesma relação R 
x C. Se aplicarmos uma tensão variável ao pino 5, teremos um sinal de saída modulada 
em freqüência (FM). Quando não usado, acoplá-lo ao terra com um capacitor de 10�F. 
6 Limiar: A saída mudará de nível alto para nível baixo toda vez que a tensão neste ponto 
for igual ou maior que 2/3 de Vcc ou que a tensão aplicada no pino 5. 
7 Descarga: Por ele o capacitor se descarrega através do coletor-emissor de T1, 
acoplando-o ao terra, quando Q=1. 
 
 
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O timer 555 só possibilita a construção de M.V.M. não-regatilhável. 
Seja o circuito: 
 
 
 Figura 41 - Circuito de M.V.M. não-regatilhável com LM555 
 
Possui um estado estável e, quando disparado, vai para o outro estado quase estável ou instável, por um 
tempo de t = 1,1 x R x C, retornando a seguir ao valor estável, estabelecendo um único pulso de saída. 
 
1,1.R.Ct = 
 
Funcionamento: 
_ Aplica-se um pulso 1Æ0Æ1 na entrada de disparo (pino 2). 
_ Imediatamente a saída (pino 3) muda para nível alto e permanece por um tempo “t, retornando após 
para o nível baixo. 
 
Exemplo: 
a) Usando LM 555, calcular o tempo de duração para o circuito seguinte: 
 
Solução: 
Aplicação de valores diretamente na fórmula: 
 
R = 12 kΩ, C = 33µF 
t = 1,1 x R x C 
t = 1,1 x 12 x 103 x 33 x 10-6 = 435,6 x 10-3 s 
 
 t = 435,6 ms 
 
b) Projetar o circuito M.V.M. com 555 para gerar um pulso de 1 segundo. 
Usar C = 47µF 
Solução: 
 Sabe-se o tempo de duração do pulso (1 segundo), o valor do capacitor (C=47µF). Falta 
determinar o valor de R. 
 
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t = 1,1 x R x C Æ R = t / (1,1 x C) 
ܴ ൌ ଵ
ሺଵ,ଵ .ସ଻௫ଵ଴షలሻ
ൌ ଵ
ହଵ,଻௫ଵ଴షల
 R = 19,342 kΩ 
 
Esse não é um valor comercial. Existem valores próximos que poderiam ser usados, considerando o fator 
de tolerância. Mas o usual é associar um resistorfixo de valor próximo e menor, em série com um 
resistor variável. 
Procedimento: Por exemplo, adotar um resistor fixo de 18 kΩ. O Valor restante, 1,342 kΩ, deve ser 
ajustado em um resistor ajustável (potenciômetro ou trimpot). O valor desse ajustável deve ser próximo 
do dobro do valor para permitir o ajuste em uma região mais centralizada do ajustável: 
 
1,342 kΩ x 2 = 2,684 kΩ Æ valor próximo comercial é um potenciômetro linear de 2,7 kΩ. 
 
Assim, associando o resistor em série com o potenciômetro, tem-se: 
 
 Figura 42 – Associação de resistor fixo com resistor variável (potenciômetro) em série 
 
O potenciômetro é ajustado até que o valor no multímetro registre o valor 19,342 kΩ. Depois de 
ajustado, o conjunto “resistor+potenciômetro” será colocado no lugar do “R” no circuito. 
 
 Figura 43 - Circuito de M.V.M. não-regatilhável com LM555 
 
 
 
 
 
 
 
 
 
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4.1.2. Com Circuito SN 74LS121 
 
(1 M.V. Monoestável Não - regatilhável) 
 
 
 
Figura 44 - Circuito Integrado do SN74121 
 
 
 
Tabela Funcional 
A1 A2 B Q Q 
L X H L H 
X L H 
L H 
 
Duração do pulso X X L 
H H X 
H ↓ H 
 t=0,7 x R x C 
↓ ↓ H 
L X ↑ 
X L ↑ 
Pulso entre alguns ηs e 28s 
 
Este um circuito da família TTL não é regatilhavel. Pode ser disparado pelo falnco positivo (entrada B) 
ou flanco negativo (entradas A1 e A2). O circuito pode ser mostrado para acionamento pelo flanco 
negativo (usando as entradas A1 e A2 e desativando a entrada B colocando-a em nível alto). Assim, a 
entrada B pode ser usada como entrada de CLR operando em nível baixo. 
 
 Figura 45 - Circuito de M.V.M. não-regatilhável com SN74121 
 
Exemplo: 
a) Para os dados dos exemplos anteriores, R = 12 k�, C = 33�F, com o 74121 geraria um pulso de saída 
de t = 277,2 ms. 
 
b) O valor da resistência R, para t = 1s e C = 47µF, será: R = 30,395 kΩ 
Resistor de 27 kΩ em série com um potenciômetro de 4,7 kΩ, ajustado para 3,395 kΩ. 
 
 
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4.1.3. Com circuito SN 74LS123 
 
 
 
Figura 46 - Circuito Integrado do SN74123 
Tabela Funcional 
CLR A B Q Q 
L X X 
L H X H X 
X X L 
H L ↑ 
 H ↓ H 
↑ L H 
 
Os M.V.Monestáveis deste integrado são Regatilháveis, isto é, após sofrer um disparo, se, antes da 
saída retornar a seu nível estável, aplicarmos outro disparo, o circuito anulará o primeiro e 
recomeçará a temporização de um novo pulso de saída. O efeito que temos é que a temporização 
foi aumentada. 
0,7)20,28.C2.(Rt2
R2
0,7+1.0,28.R2.C2t2
0,7)10,28.C1.(Rt1
R1
0,7+1.0,28.R1.C1t1
+=
⎟⎠
⎞⎜⎝
⎛=
+=
⎟⎠
⎞⎜⎝
⎛=
                                                     
.0,37.R2.C2t2
0,37.R1.C1t1
=
= 
Modelo da Texas Instruments Modelo da Fairchil 
T
1= f e t2t1T += 
Observações: 
_ Para capacitores menor que 1ηF (1000pF=1kpF), deve-se usar determinação gráfica. 
_ Usar fórmula Fairchild para capacitores muito maiores que 1ηF. 
 
Considerando componente da Texas Instruments, refazendo os exemplos: 
a) Para os dados dos exemplos anteriores, R = 12 kΩ, C = 33µF, com o 74121 geraria um pulso de 
saída de 0,7)10,28.C1.(Rt1 += = 110,89 ms. 
 
b) O valor da resistência R, para t = 1s e C = 47µF, será: R = 75,987 kΩ. 
Ou seja, um resistor de 75 kΩ em série com um potenciômetro de 2,2 kΩ, ajustado para 987Ω. 
Pode-se usar qualquer um dos 2 M.V.M. do 74123. Nesse caso usaremos o primeiro: 
 
 
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<Atividades de Fixação> 
4.1.4 Propostos: 
1) Determinar o tempo de duração para o pulso de saída dos m.v.m. sendo dados R = 27kΩ e C = 
100µF 
a) usando 555 b) usando 74121 
c) usando 74123 (Texas) d) usando 74123 (Fairchild) 
 
2) Projetar os m.v.m. para gerar um pulso de saída de 2,6 s, usando C = 220µF 
a) usando 555 b) usando 74121 
c) usando 74123 (Texas) d) usando 74123 (Fairchild) 
 
3) Apresentar os gráficos por cada um dos circuitos. 
 
4.2. Projetos de Multivibradores Astáveis 
4.2.1. Projetos com CI LM 555 
4.2.1.1. Configuração t1≠t2 
 
2.R2).C + (R1
1,443
 = f 
 2.R2).C +0,693.(R1 T
.C0,693.(R2)t2 
R2).C +0,693.(R1t1 
=
=
=
 
Figura 47 - Circuito Multivibrador Astável com 555, na configuração t1 diferente de t2 
 
Valores Limites para esse circuito: 
R1mín = R2 mín = 1 KΩ (R1+R2)máx = 20 MΩ 
Cmín = 1ηF fmáx = 1 MHz 
fideal ≤ 300 KHz 
Observação: Nesta configuração é impossível obter t1 = t2. 
 
 
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Exemplo: 
a) Para o circuito seguinte, determinar o tempo de nível alto. O tempo de nível baixo, o período e a 
frequência e o gráfico do sinal de saída. 
 
24,56Hz = f
2.R2).C + (R1
1,443
 = f ms 40,71 t2t1 T
 8,14mst20).4,7.100,693.(250.C0,693.(R2)t2 
32,57ms t1102500).4,7. +00,693.(750R2).C +0,693.(R1t1 
6-
-6
∴∴=+=
=∴==
=∴==
 
 
 
 
b) Projetar um MVA usando 555 com t1=1,79 x t2, C = 2,2ηF, para gerar um sinal de 50 kHz. 
Solução: calcular os valores de R1 e R2. 
 
f=1/T; T = t1 + t2; R2).C 0,693.(R1+t1 = ; .C0,693.(R2)t2 = 
 
 t1 = 1,79 x t2 Î T = 1,79 x t2 + t2 = 2,79 x t2 Æ t2 = T / 2,79 
 
T = 1/50000 Æ t = 20µs Æ t2 = 7,168µs e t1 = 12,832µs 
 
_ Cálculo de R2: essa equação só tem uma variável: 
 
R2 = t2 / (0,693 x C) = 7,168x10-6/(0,693 x 2,2x10-9) Î R2 = 4,701 kΩ 
 
R1 + R2 = 12,832x10-6/(0, 693 x 2,2x10-9) Î R1 + R2 = 8,417 kΩ 
 
R1 = 8,417 kΩ - R2 Î R1 = 3,716 kΩ 
 
Valores dos Resistores: 
R2 = 4,7 kΩ       ÅÆ Valor comercial 
R1 = 3,3 kΩ  (Valor comercial) + Potenciômetro de 1kΩ ajustado para 416Ω . 
 
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O circuito: 
 
 
4.2.1.2. Configuração com t1 = t2. 
É destacável que t1 só será igual a t2 se R1 = R2. 
Seja o circuito: 
         
.C R2
0,72
 =
.C R1
0,72
 = f
R2).C + (R1
1,443
 = f 
 R2).C 0,693.(R1+ T
.C0,693.(R2)t2 
.C0,693.(R1)t1 
→=
=
=
=
21 RR
 
 
 
Figura 48 - Circuito Multivibrador Astável com 555, na configuração t1 igual a t2 
 
Pode-se observar que a carga do capacitor será feita por R1 e D1 e a descarga por D2 e R2, assim 
poderemos ter os temos t1 = t2 se R1 = R2. 
 
Observação: 
_ Esse circuito pode ser usado, perfeitamente, em outras relações entre t1 e t2. 
 
Exemplo: 
a) Determinar os tempos t1 e t2, o período, e a freqüência para o circuito anterior, usando 
R1=R2=4,7 kΩ, C = 10ηF. Apresentar o gráfico para o sinal de saída 
 
t1=t2=0,693.R1.C=0,693.R2.C=0,693.4,7x103x10x10-9 
t1 = t2 = 32,57 µs 
T = 2.t1 = 65,14 µs 
f=1/T = 15,35 Hz 
 
 
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O Gráfico: 
 
 
b) Projetar um circuito M.V.A. para gerar um sinal com f=50kHz. Usar 555 na configuração t1=t2 
e R1=R2. Dado C=2,2ηF. 
Solução: 
 F = 50000 = 0,7205/(R1.C) = 0,7205/(R2.C) Î R1 = R2= 6,55 kΩ 
 
Para usar valores comerciais seriam 2 resistores de 5,6 kΩ em série com potenciômetros de 1,8 kΩ 
ajustados para 950 Ω. Podem ser usados 2 tripots de 10 ajustados para 6,55 kΩ. Essa é a solução 
adotada: 
 
 
4.2.2. Circuitos M. V. Astável com CI 74123 
Com o visto anteriormente, o CI 74123 possui 2 MVM em seu interior, totalmente independentes. 
Para obter um MVA, deve-se usar a saída do primeiro MVM para disparar o segundo e a saída do 
segundo para acionar o primeiro, gerando um ciclo de acionamentos. Deve-se usar as entradas de 
disparo por flanco negativo (A1 e A2) acionadas com as saídas dos outros dispositivos (Q2 e Q1) 
 
 
Figura 49 - Circuito Multivibrador Astável com 74123, 
 
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0,7)20,28.C2.(Rt2
R2
0,7+1.0,28.R2.C2t2
0,7)10,28.C1.(Rt1
R1
0,7+1.0,28.R1.C1t1
+=
⎟⎠⎞⎜⎝
⎛=
+=
⎟⎠
⎞⎜⎝
⎛=
                                          .0,37.R2.C2t2
0,37.R1.C1t1
=
=
 
Modelo da Texas Instruments Modelo da Fairchil 
 
T
1= f e t2t1T += 
 
Observe que o circuito será o mesmo tanto para t1 igual a t2 quanto para ti diferente de t2. Caso 
faça R1 = R2 e C1 = C2 terá t1=t2. Caso queira uma relação diferente, basta adotá-la de t1 em 
relação ao t2. 
Usando os exemplos anteriores, considerando circuitos Texas: 
a) R1=7,5 kΩ, R2 = 2,5 kΩ, C1=C2=4,7µF, determinar t1, t2, T e f. 
t1 = 0,28.C1.(R1+0,7) = 0,28.4,7x10-6.(7,5x103+0,7) Æ t1 = 9,871 ms 
t2 = 0,28.C2.(R2+0,7) = 0,28.4,7x10-6.(2,5x103+0,7) Æ t1 = 3,291 ms 
T = t1+t2 = 9,871 ms + 3,291 ms Æ T = 13,162 ms 
f = 1/T = 1 / 13,162 ms Æ f = 75,98 Hz 
 
b) Projetar o circuito para gerar um sinal de 50 Hz. t1=1,79.t2, C1=C2=2,2ηF. 
Solução: Cálculo de R1 e R2 
R1 = [t1 / (0,28.C1)]- 0,7 R2 = [t2 / (0,28.C2)] - 0,7 
T = t1 + t2 = 2,79.t2 T = 1/f = 1/50000 = 20µs 
t2 = 20µs / 2,79 Æ t2 = 7,168 µs e t1 = 12,832 µs 
R2 = 11,64 kΩ e R1 = 20,83 kΩ 
 
Assim, para o R2, adota-se um trimpot de 22 kΩ e o ajusta para 11,64 kΩ e para o R1, adota-se um 
trimpot de 47 kΩ e o ajusta para 20,83 kΩ. 
 
 
 
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c) Qual é a frequência de saída para R1=R2=4,7kΩ e C1=C2=10ηF? 
2.t2
1=
2.t1
1=
t2t1
1=
T
1= f + 
 
t1 = t2 = 0,28.C1.(R1+0,7) = 0,28.10x10-9x(4700+0,7) = 13,16µs 
 
 T = 26,32µs Æ f = 38 kHz 
 
d) Projetar o MVA com 74123, usando t1=t2, C1=C2=2,2ηF, para gerar um sinal de 50kHz. 
Solução: Cálculo de R1=R2 
 
T=1/f = 20µs Æ t1 = t2 = 10µs 
 
R1 = R2 = t1 / (0,28.C1) - 0,7 = [10x10-6/(0,28.2,2x10-9)]-0,7 
R1 = R2 = 16,233kΩ 
 
Assim, para R1=R2, adota-se dois trimpots de 22 kΩ ajustados para 16,233 kΩ  
 
 
 
<Atividades de Fixação> 
Exercícios: 
 
Desenvolver projetos completos usando 555, 74121, 74123 caso sejam adequados para elaborar 
circuitos que possam: 
 
1. Gerar um pulso de 153 ms. Dado C = 47 ηF 
2. Gerar um pulso de 1,5 s. Dado C = 100 µF 
3. Gerar um sinal de 8,7 KHz . Dado C = 1ηF 
a. t1 ≠ t2 
 
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b. t1 = t2 
4. Gerar um sinal de 15 KHz . Dado C = 2,2 ηF 
a. t1 ≠ t2, mas R1 = R2. (Sugestão: somar Capacitores) 
b. t1 = t2 
 
 
 
 
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Aula 5 – Circuitos Osciladores Biestáves - Flip Flop’s ou FF 
 
Definição: 
 São circuitos que apresentam duas saídas distintas e estáveis (uma diferente da outra e se mantém 
no mesmo valor), mutáveis por ação externa ao circuito. 
 
5.1. Flip Flop RS com portas NOR 
 
O circuito é composto por duas portas NOR de 
duas entradas onde uma das entradas de cada 
porta recebe as entradas do circuito R e S e a 
outra entrada de cada porta recebe uma amostra 
do sinal de saída da outra porta, chamada de 
realimentação. 
Figura 50 – Flip-Flop RS com portas NOR 
Funcionamento: 
_ Ao ligar o circuito da Figura 50, as duas saídas tendem a fornecer nível alto em ambas às saídas, devido 
às características de construção do circuito interno de cada porta lógica. Porém, em uma delas, esse nível 
alto aparece antes que na outra. Quando isso ocorre, a outra porta recebe esse valor (“1”) como 
realimentação e opera com ele, fornecendo então nível baixo em sua saída. 
Sendo assim, a saída de uma porta apresenta nível alto ou “1” e a outra porta apresenta nível baixo ou 
“0”. 
Vejamos: 
 
Suponha que a porta 1 tenha sua saída levada para nível 
alto, ao ligar o circuito. Esse sinal sendo entregue à 
entrada da porta 2, levando a sua saída para nível baixo. 
Assim, tem-se que Q=1 e Q\=0. Esta condição será 
chamada de Condição Inicial. Começando a operação, 
aplicando os valores nas entradas R e S, de forma a 
completar a tabela operacional seguinte. 
A prioridade de operação é para a porta que estiver recebendo “1” nas entradas R ou S. Quando as 
entradas R e S estiverem com o mesmo nível lógico de entrada, pode-se iniciar o raciocínio por qualquer 
uma delas. 
 
Equacionando: 
்ܳାଵ ൌ ܴ ൅ ்ܳതതതതതതതതതതതതത ்ܳାଵതതതതതതത ൌ ܵ ൅ ்ܳതതതതതതതതത 
 
 
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R S QT QT QT+1 QT+1 
Cond. Inicial 1 0 a 
1 0 1 0 0 1 b 
0 0 0 1 0 1 c 
0 1 0 1 1 0 d 
0 0 1 0 1 0 c 
1 1 1 0 0 0 e 
 
Em que : 
QT e QT\ - são os valores apresentados nas saídas do circuito antes de aplicar os novos valores nas 
entradas R e S. 
R e S - são as entradas do circuito. Têm prioridade de operação quando forem diferentes entre si, sobre os 
valores de realimentação, sendo que o raciocínio nos cálculos começa pela entrada que for 
igual a “1”. Diz-se que essa entrada tem prioridade. 
QT+1 e QT+1\ - são os valores apresentados nas saídas do circuito após aplicar os novos valores nas 
entradas R e S e as saídas já apresentam o valor estabilizado. 
T – instante de tempo pouco antes de se aplicar os valores de entrada. 
T+1 – instante de tempo pouco depois de se obter os valores estabilizados na saída. 
 
Observação: 
Os valores de QT e QT+1 e seus complementos aparecem nos mesmos terminais Q e Q\. 
 
Análise das linhas da tabela: 
Linha a - Condição inicial Æ “Aparece”nas saídas, ao ligar o circuito, inerente à vontade do 
operador. 
Linha b - Com R=1 e S=0, a porta 1 opera com “1” de entrada e sua saída assume “0” (QT+1=0). 
Essa saída é realimentada para a porta 2, junto com S=0, operando e fornecendo e 
fornecendo “1” na saída [(QT+1)\=1]. Assim, R=1 e S=0 Î QT+1=0 e (QT+1)\=1 Æ 
Operação de RESET. 
Linha c - R=0 e S=0 Æ As duas portas operam com os valores das saídas: 
்ܳାଵ ൌ 0 ൅ ்ܳതതതതതതതതതതതതത e ்ܳାଵതതതതതതത ൌ 0 ൅ ்ܳതതതതതതതതത Æ ்ܳାଵ ൌ ்ܳതതതതതതതതതതതത e ்ܳାଵതതതതതതത ൌ ்ܳതതതത 
 ்ܳାଵ ൌ ்ܳ e ்ܳାଵതതതതതതത ൌ ்ܳതതതത 
Ou seja, quando R=S=0, o valor de saída depois do valor aplicado é o mesmo que tinha 
antes. Pode-se observar, nas duas linhas em que R=S=0, que o valor apresentado na linha 
anterior foi mantido (Operação de MANUTENÇÃO do valor). 
Linha d - Com R=0 e S=1, a porta 2 opera com “1” de entrada e sua saída assume “0” (QT+1=1). 
Essa saída é realimentada para a porta 1, junto com S=0, operando e fornecendo e 
fornecendo “1” na saída [(QT+1)\=0]. Assim, R=0 e S=1 Î QT+1=1 e (QT+1)\=0 Æ 
Operação de SET. 
 
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Linha e - Com R=1 e S=1, as portas 1e 2 operam, fornecendo, simultaneamente, “0” para as saídas 
QT+1=0 e (QT+1)\=0. EM ANÁLISE LÓGICA, ISSO NÃO PODE ACONTECER (ܳ ൌ
തܳሻതതതത. Essa situação é chamada de IMPOSSIBILIDADE LÓGICA. 
 
O objetivo desse capítulo é obter um circuito onde a Impossibilidade Lógica não exista e que saiba qual 
seja os valores de saída previamente. 
 
5.1.1. Tabela Funcional do FF RS: 
Como resumo dessa análise pode-se escrever a tabela funcional seguinte: 
 
R S QT+1 
0 0 QT (Não Muda) Æ Os valores são mantidos na saída 
0 1 "1" (Operação Set) Æ A saída Q recebe 1 e Q\ recebe 0 
1 0 "0" (Operação Reset) Æ A saída Q recebe 0 e Q\ recebe 1 
1 1 ்ܳାଵതതതതതതത Æ As saídas têm o mesmo valor 
 
Observação: 
_ Q quando as entradas R e S apresentarem valores opostos, a saída QT+1 assumirá o valor de S:
 R≠S Æ QT+1 = S 
_ Esse FF-RS é também conhecido como Latch ou Trava Reset – Set ou Latch RS. 
 _ Esse circuito pode ser apresentado com portas NAND, conforme mostrado na Figura 51, onde 
os valores de entrada são invertidos e as entradas são trocadas, comparado com o FF RS com 
NOR (Figura 50): 
 
Figura 51 – Flip-Flop RS com portas NAND 
A Figura 52 apresenta uma forma com as quais esses dois circuitos podem ser representados em uma 
forma reduzida. Nela não é necessária a apresentação dos circuitos internos, só aparecendo osterminais 
de entrada e saída. São as representações em bloco: 
 ou 
Figura 52 – Representações em Bloco de Flip-Flop RS com portas NOR 
 
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Aula 6 – Circuitos Osciladores Biestáves com Clock 
 
6. Flip Flop RS com Clock 
6.1. Sinais de Sincronismo ou Sinais de Clock ou de Relógio 
Clock Æ Nome popular para o sinal elétrico responsável por acionar, comandar, 
sincronizar operações seqüenciais. O Termo técnico é sinal de sincronismo. Pode ser um 
único pulso ou vários pulsos consecutivos periódicos ou não (popular “Trem de Pulsos”). 
Esses sinais são gerados por circuitos multivibradores monoestáveis (pulso único) ou 
astáveis (sequência de pulsos), respectivamente, sensores, chaves mecânicas, etc.. 
Os acionamentos podem ocorrer com o sinal de sincronismo em nível lógico baixo (“0”ou referência), 
em nível lógico alto (“1”ou tensão de alimentação Vcc), durante a transição de nível baixo para nível alto 
ou durante a transição de nível alto para nível baixo, de acordo com a Figura 52. 
 
 
Figura 52 – Representação de um pulso de Sincronismo com suas áreas de acionamento 
 
Acionamento Nome Popular Simbologia Em Bloco 
Nível lógico baixo ou “0” Low Active ou Baixo Ativo 
Nível lógico alto ou “1” High Active ou Alto Ativo 
 
De nível baixo para alto Borda de subida, edge ou flanco positivo 
 
De nível alto para baixo Borda de descida, edge ou flanco negativo 
 
São sinais para promover acionamento e disparo de sistemas sequencializados de forma ordenada: 
 
6.1.1. Pulso de Sincronismo ou de Clock 
Caracteriza-se por 4 regiões distintas usadas para acionamento: 
 
6.1.2. Sinal de Sincronismo ou de Clock 
 
 
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É caracterizado pela seqüência de pulsos de que podem ser usados para acionar o clock de forma 
seqüencial. 
 
6.2. O Circuito: 
 
Figura 53 – Flip-Flop RS com CLOCK usando portas NAND e representação em Blocos 
 
Prioridade para a porta que estiver recebendo “0” . 
 
O circuito da Figura 53 é o FF-RS com NAND (aplicado o teorema de De Morgam), acrescido de um 
circuito de entrada, usando duas portas NAND, responsável por permitir a entrada dos valores das 
entradas S e R invertidos, de acordo com o valor aplicado na entrada de clock. 
Funcionamento: 
 
 
O circuito é composto por uma etapa de entrada, formado pelas portas 1 e 2, controladas pela entrada de 
clock (Ck). Como usa portas NAND, enquanto a entrada de Ck estiver em nível baixo (“0”), as saídas das 
portas NAND 1 e 2 permanecem inalteradas e iguais a “1”, independente dos valores colocados nas 
entradas S e R. 
Porém, logo que a entrada de clock for colocada em nível alto (“1”), as saídas das portas 1 e 2 
apresentarão os valores de S e R invertidos, respectivamente. 
Sendo assim, complete a tabela operacional seguinte: 
 
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S R CLK QT QT QT+1 QT+1 
Condição Inicial 0 1 Valor Adotado 
0 0 0 0 1 Região de Clock desacionado 
0 1 0 
1 0 0 
1 1 0 
0 0 0-1-0 O clock inicialmente está em “0” e nada 
acontece. Com o clock sendo colocado em 
“1”, o circuito opera com S e R invertidos. 
Voltando o clock para “0”, o circuito fica 
desativado como o novo resultado. 
1 0 0-1-0 
0 0 0-1-0 
0 1 0-1-0 
0 0 0-1-0 
1 1 0-1 Impossibilidade Lógica 
1 1 1-0 Retorna à condição inicial 
 
Análise da tabela operacional: 
_ Ao ligar o circuito, obtém-se a condição inicial que, no caso, foi adotada Q=1 e Q\=0. 
_ Enquanto a entrada do clock CK recebeu nível baixo (CK=0), a saída permaneceu inalterada, 
independente dos valores aplicados para S e R, em Q=1 e Q\=0. 
_ A partir da linha em que o clock é pulsado, ou seja, o valor sai do nível “0”, vai para nível “1” e volta 
para nível “0” (0-1-0), as saídas Q e Q\ se comportam de acordo com os valores de S e R, conforme 
expresso na tabela funcional do FF RS com portas NOR, vista no item 2.1.1. 
_ Porém, a situação de Impossibilidade Lógica só apareceu enquanto S=R=1 e o clock estava em nível 
“1” (CK acionado). 
_ Quando a entrada de clock voltou para nível “0” (CK desacionado), a Impossibilidade Lógica 
desapareceu, com os valores de saída retornando para a chamada condição inicial, onde Q ≠ Q\. 
Pode-se observar que, se o tempo no qual o clock estiver acionado for muito pequeno, a Impossibilidade 
Lógica (I.L.) aparecerá durante esse pequeno tempo na saída, desaparecendo logo depois. Esse é o 
caminho para eliminar esse problema. 
 
6.3. Circuitos com Clock operando pelo Flanco 
 
6.3.1. Flip Flop RS com Clock operando pelo Flanco Positivo 
Funcionamento: 
_ As portas A e B compõem uma etapa de entrada que opera, graças à porta inversora, quando a entrada 
de clock Ck estiver em nível “0”. Quando isso acontecer, os valores aplicados em S e R aparecem nos 
pontos S’ e R’, respectivamente. 
_ Quando a entrada CK for colocada em nível “1”, as portas C e D começam a operação com os valores S’ e 
R’. Simultaneamente, a inversora também começa sua operação. 
 
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_ A etapa de entrada (saídas das portas C e D) entrega os valores de S\ e R\ para a etapa do Flip-flop (portas 
E e F). 
 
_ Enquanto isso, a inversora fornece nível “0” para as portas AND A e B. Praticamente, no instante em que 
essas portas fornecem nível “0” em suas saídas (S’=0 e R’= 0), as portas E e F operaram e forneceram 
valores novos para as saídas Q e Q\. 
Como S’=R’=0, e o Ck acionado (Ck=1), as saídas do FF serão mantidas no valor novo, ou seja, QT+1 e 
QT+1\. 
Quando a entrada de Ck retorna ao nível “0”, as saídas permanecem inalteradas até a aplicação de valores de 
entrada S e R e um novo pulso de clock. 
Como a mudança dos valores de saída ocorreu quando o sinal de clock transitou de nível “0” 
para nível “1”, diz-se que o circuito funciona com Ck acionado por flanco positivo ou borda de 
subida. 
Representação em Blocos: 
 
Figura 54 – Representação em Bloco do FF-RS com Clock pelo flanco positivo 
 
O Diagrama de temporização apresentado na Figura 55 mostra o funcionamento de cada uma das etapas para 
do FF RS com clock acionado pelo flanco positivo: 
 
Figura 55 – Diagrama Temporal de Operação do FF-RS com Clock pelo flanco positivo 
 
 
 
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6.3.2. Flip Flop RS Mestre Escravo (FF-RS Master-Slave) 
 
Figura 56 – Flip-Flop RS Mestre - Escravo 
 
O Circuito da Figura 55 é formado pela associação de dois FF RS com clock associados em cascata, isto é, as 
saídas do primeiro flip-flop, chamado de Mestre (etapa de entrada), são ligadas as entradas do segundo, 
chamado de Escravo (etapa de saída), atua como circuito de saída: 
_ as saídas do Mestre são entradas do Escravo. 
 
O clock do escravo é o inverso do clock do mestre. 
SE = QM RE = QM\ CKE = CKM\ 
 
Essa inversão dos clock garante que quando o mestre estiver operando (acionado), o Escravo estará retendo a 
informação anterior (desacionado) e, ao desacionarmos o clock do Mestre, acionaremos o Escravo que 
operará com os "novos" valores da saída do Mestre. 
 
Funcionamento: 
É controlado pela entrada de clock, ou seja, quando o clock de entrada for colocado em nível alto, o circuito 
do mestre (acionado) opera com os valores colocados nas entradas S e R. As saídas QM e QM\ recebem os 
resultados. Nesse instante o clock do escravo, igual a “0” o mantém retendo a informação anterior 
(desacionado, não opera). 
Passando a entrada de clock para nível “0”, o circuito do Mestre fica desativado, mantendo as saídas QM e 
QM\ “travadas” no valor obtido quando o clock estava em nível “1”. As entradas do escravo SE e RE recebem 
esses valores, respectivamente. 
Com clock do Escravo operando, o circuito