Apostila MCM 08

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MÓDULO MCM-8
ELETRÔNICA DIGITAL 1
ÍNDICE 
 
 
 Página
* LIÇÃO D01: Parâmetros característicos das famílias lógicas ................01
* LIÇÃO DO2: Famílias lógicas TTL .............................................................19
* LIÇÃO DO3: Famílias lógicas CMOS .........................................................28
* LIÇÃO DO4: Conexões TTL-CMOS e CMOS-TTL .....................................34
* LIÇÃO DO5: Álgebra de Boole ..................................................................41
* LIÇÃO DO6: Circuitos combinacionais ....................................................57
* LIÇÃO DO7: Flip-flops ................................................................................64
* LIÇÃO DO8: Registradores de deslocamento .........................................80
* LIÇÃO D09: Decodificadores ....................................................................87 
* LIÇÃO D10: “Driver-display” de 7 segmentos .........................................95
* LIÇÃO D11: Somadores, comparadores e seletores BCB ....................105
* APÊNDICE A “Data sheets” ....................................................................116
	
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LIÇÃO DO1
PARÂMETROS CARACTERÍSTICOS DAS FAMÍLIAS LÓGICAS
Objetivos didáticos:
Teste das características essenciais de tensão das diferentes famílias lógicas;
Teste das características de transferência;
Comparação entre os níveis de entrada e de saída;
Exercícios com o uso de dispositivos comerciais pertencentes as diferentes famílias lógicas;
Teste das características essenciais das correntes de entrada, de saída e de alimentação, correspondente as diferentes famílias lógicas;
Comparação das características de corrente com a ajuda de tabelas;
Teste da potência dissipada por uma única porta lógica;
Definições e considerações sobre o fator de carga de entrada (FAN-IN);
Definições e considerações sobre o fator de carga de saída (FAN-OUT);
Definição da margem de ruído;
Teste das causas de ruído nos circuitos eletrônicos digitais;
Comparação entre as margens de ruídos específicos de cada uma das famílias lógicas;
Definição do tempo de propagação;
Definição do tempo de transição;
Comparação entre os rendimentos de velocidade dos dispositivos pertencentes as diversas famílias lógicas.
Material disponível
Unidade básica para sistemas IPES (fonte de alimentação mod. PSU/EV com suporte para módulos mod. MU/EV e unidade de Controle Individual mod. SIS1/SIS2/SIS3);
Módulo de experimentação mod. MCM8/EV;
Multímetro;
Osciloscópio.
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D01.1 Noções Teóricas
Não é necessário que o projetista eletrônico de sistemas digitais realizados com componentes das diferentes famílias lógicas conheça sua formação interna, mas saiba usá-los corretamente.
Calcular quantas portas podem ser controladas numa saída, isto se conhecer os níveis de tensão presentes na saída ou requeridos pela entrada em coincidência com os dois níveis lógicos, e saber se os componentes das duas diferentes famílias lógicas podem ser conectados um a outro diretamente, ou se necessitar de uma interface que permita a passagem das informações de um componente a outro.
Em outras palavras, o técnico além de se interessar pelo circuito interior da porta (a qual varia segundo o tipo de família lógica), deve conhecer suas características elétricas, ou seja, os valores das tensões e das correntes presentes nos diversos terminais do dispositivo lógico.
Características essenciais de tensão
A normalização dos circuitos lógicos foi concretizada em 1972, com a publicação IEC 147-ID, onde estão as normas que fixam as características que devem ser indicadas pelo fabricante para definir completamente uma família lógica.
Entre as diferentes características (tensões, correntes, tempos, etc.), muito interessantes são as características elétricas estáticas, que definem os limites de tensão e de corrente dos sinais de entrada e de saída.
No que diz respeito aos limites de tensão, para cada estado lógico do dispositivo (“ high” e “low” - alto e baixo) são definidos pelos intervalos: o que garante na saída e na entrada.
No total são 4 intervalos de tensão, cada um destes caracterizados por dois limites; desta forma obtemos 8 valores de tensão que são característicos da família lógica em questão.
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Valores do limite de TENSÃO
A necessidade de fixar os 4 intervalos de tensão vem dos circuitos conectados seguidamente, é necessário que os valores de saída garantidos estejam dentro dos valores admissíveis de entrada.
Volmáx ( Vilmáx Volmín ( Vilmín
Vohmáx ( Vihmáx Vohmín ( Vihmín
Desta maneira os “0” e “1” lógicos de saída poderão ser facilmente reconhecidos pela entrada seguinte.
Isto observamos na fig. D01.1.
Em outros termos, e sempre com referência nas normas, se o sinal de entrada estiver dentro do intervalo admissível, na saída da porta obteremos uma tensão dentro do intervalo garantido, correspondente ao nível lógico previsto pela tabela verdade da mesma porta.
Fig. D01.1
Característica de TRANSFERÊNCIA
A “característica de transferência” é a curva da tensão de saída em função da de entrada.
Podem ser distinguidos os três casos observados na fig. D01.2.
Em relação as portas inversoras, os valores de tensão e os intervalos fixados pelas normas são como os indicados na fig. D01.3.
Nos casos práticos em que os valores máximos das tensões de entrada e de saída são dados pela tensão de alimentação Vcc, e nos casos em que os valores mínimos são nulos (iguais a tensão de massa), as 8 tensões são reduzidas a 4; portanto foram verificadas as seguintes condições:
Volmáx ( Vilmáx Vohmín (Vihmín
Tabelas comparativas das TENSÕES DE ENTRADA e de SAÍDA
A seguir mostraremos a tabela comparativa dos valores de tensão relacionados ao níveis lógicos altos e baixos, tanto de entrada como de saída, para as famílias lógicas TTL, CMOS, HCT e ECL.
Esta tabela será utilizada mais adiante para realizar a conexão de interface entre as diferentes famílias lógicas.
Observe nesta figura, as diferentes tensões de alimentação considerando que no caso da família lógica ECL só são indicados os valores comuns nas demais famílias, enquanto que os valores: 
Vilmín’ Vihmín’ Volmín e Vohmáx
não estão escritos; para conhecê-los vejas as folhas de dados (“data sheets”) que está no apêndice.
Características essenciais de CORRENTE
Do mesmo modo que são definidos os intervalos de tensão, são definidos os intervalos de corrente, os quais são fixados em correspondência com os 8 limites de tensão vistos, e de forma que as correntes de saída sejam sempre superiores as de entrada.
Considerando que as portas sejam inversoras (por exemplo, as NAND) e que as correntes que entram por um terminal sejam positivas (sendo negativas as de saída), as características ideais de entrada e de saída estarão formadas por traços retilíneos (veja a fig. D01.5).
De fato, as formas de onda correspondentes as portas das famílias lógicas reais são curvilíneas, e são obtidas a partir de uma evolução horizontal, depois de uma rotação no sentido oposto ao dos ponteiros do relógio (arespeito da curva da fig. D01.5), como podemos ver na fig. D01.6.
Dado que os intervalos de tensão das entradas estão entre os das saídas, as correntes de entrada são fixadas em correspondência com as tensões de saída.
�
Valores do limite de CORRENTE
Normalmente nas famílias lógicas são:
Volmín = 0
Vohmáx = Vcc
onde os valores importantes de corrente são reduzidos a 4:
1) Iilmáx
2) Iihmáx
3) Iolmín
4) Iolmín.
A necessidade de fixar os 4 intervalos de corrente vem dos circuitos conectados seguidamente, é necessário que os valores de saída garantidos estejam dentro dos valores admissíveis de entrada.
Portanto:
Iolmín ( Iilmáx
Iohmín ( Iihmáx
Tabelas comparativas das tensões de entrada e de saída
A seguir, mostraremos a tabela comparativa dos valores máximos de corrente relacionados aos níveis lógicos altos e baixos, tanto de entrada como de saída para as famílias lógicas TTL, CMOS, HCT e ECL.
Esta tabela utilizaremos mais adiante para realizar a conexão de interface entre as diferentes famílias lógicas.
Corrente de alimentação absorvida em repouso
A corrente de alimentação de repouso é a corrente que absorve um dispositivo quando as portas existentes no mesmo não comutam de um nível a outro, e constitui um parâmetro de absorção (além da corrente de comutação) que entra na determinação da absorção total de potência.
Os fabricantes das diferentes famílias lógicas indicam o valor de absorção de cada dispositivo (“Quiescent Device Current”) para certas condições de testes bem definidos.
Na tabela comparativa da fig. D01.8 estão indicados os valores máximos desta corrente para os dispositivos pertencentes as famílias lógicas analisadas.
	
	
TLL-LS
	
CMOS
	
HCT
	
ECL
	
DISPOSITIVO
	
74LS00
	
CD4011
	
74HCT00
	
HD10102
	
PORTAS
	
N( 4 AND
	
N( 4 AND
	
N(4 AND
	
N( OR/NOR
	MÁXIMA CORRENTE DE ABSORÇÃO EM REPOUSO
	
4,4 mA
	
0,5 (A
	
2(A
	
80mA
Fig. D01.8
POTÊNCIA dissipada por uma única porta
A potência absorvida por um dispositivo lógico dispõe de dois componentes: um estático e outro dinâmico;
O componente estático resulta da corrente de absorção em repouso (“Quiescent Current”).
O componente dinâmico resulta da corrente obtida para carregar e descarregar a capacitância da carga de saída, a corrente provocada pela comutação das capacitâncias interiores e na condução dos transistores de saída.
Tudo isto é válido para os circuitos lógicos TTL, CMOS e HCT; enquanto que nos dispositivos ECL a potência absorvida é verificada quando funcionam na zona ativa.
Portanto, a dissipação de potência poderá ser representada do seguinte modo:
P = IccVcc + CpdVcc2fi + (ClVcc2fo
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onde:
Icc = corrente de absorção em repouso
Vcc = tensão de alimentação
fi = freqüência do sinal de entrada
fo = freqüência do sinal de saída
Cpd = capacitância equivalente de entrada
Cl = capacitância de carga. 
O componente estático de dissipação de potência de um dispositivo LSTTL é mais elevado que em um dispositivo CMOS ou HCT; de todas as formas o dispositivo ECL é inferior.
Com freqüências de comutação de saída inferiores a 1 Mhz, o consumo de potência dinâmica do dispositivo HCT dependerá da freqüência, mais do que fazem os dispositivos LSTTL.
Na fig. D01.9 está representada uma tabela que mostra os valores típicos de dissipação de potência estática dos diversos dispositivos.
Fator de carga de entrada ou FAN-IN
É o fator que indica a relação entre a corrente que acessa um determinado terminal de entrada, e a corrente de entrada do circuito especial de referência.
Normalmente este é constituído por uma porta elementar da família lógica examinada.
Este dado foi usado quando introduziram no campo eletrônico as primeiras famílias lógicas, mas hoje em dia não consta nem nas folhas de dados (“data-sheets”) dos dispositivos.
O fator de carga de saída que é importantíssimo é o mais usado.
	
	
TTL LS
	
CMOS CD40118
(15V)
	
HCT
74HCT00
(55V)
	
ECL
H010102
	POTÊNCIA 
DISSIPADA
 EM REPOUSO (VALORES TÍPICOS)
	
10 mW
	
0.15(W 
	
11(W
	
100mW
Fig. D01.9
�
Fator de carga de saída ou FAN-OUT
Este fator é a relação entre a corrente mínima de saída de um dispositivo lógico, e a corrente de entrada do dispositivo especial de referência.
Também neste caso é escolhida como referência uma porta elementar da família lógica.
Se na entrada desta porta foram conectadas N portas similares, permanecendo - nas piores condições de funcionamento - nas características de saída desta porta, dizemos que o FAN-OUT ( capacidade de condução de saída) da porta é N.
O FAN-OUT deve ser verificado tanto para o nível alto como para o nível baixo de saída, e com referência ao valor mais baixo.
Considerando uma porta LSTTL por exemplo, temos:
FAN-OUT (H) = Ioh = 400 (A = 20
 Iih 20 (A
FAN-OUT (L) = Iol = 8 mA = 20
 Iil 0,4 mA
Neste caso, os dois valores são iguais.
Na fig. D01.10 está representada uma tabela comparativa entre os FAN-OUT das diferentes famílias lógicas examinadas.
	
	
TTL LSJ
	
CMOS
	
HCT
	
ECL
	
FAN-OUT
	
20
	
100
	
100
	
34
Fig. D01.10
Margem de ruído
A Margem de Ruído é uma medida da resistência que opõe um circuito lógico na comutação e se define com referência nos níveis específicos da tensão de entrada.
As margens de ruído garantidas pelo fabricante de uma certa família lógica estão representadas na fig. D01.11.
Fig. D01.11
No que diz respeito as margens de ruído em c.c. as normas não são exatas, pois este tipo de distúrbio é muito improvável por ser de caráter contínuo.
Trata-se de um nível de tensão colocado de forma estável com o nível desejado num determinado ponto do circuito. Geralmente é possível reduzi-lo ou eliminá-lo com pequenas modificações do circuito.
O funcionamento incorreto dos circuitos lógicos está no ruído de c.a., que provoca uma comutação indesejável.
Para avaliar o ruído de c.a. numa família lógica é preciso considerar muitos fenômenos e parâmetros da mesma; isto significa que:
a) a impedância de entrada e de saída, os efeitos capacitivos da linha de entrada e o ruído na linha;
b) o ruído das fontes de alimentação;
c) o ruído do terra.
Estas causas de ruído estão destacadas na fig. D01.12, que estão representadas como geradores de tensão equivalentes.
Geralmente é difícil eliminar um distúrbio de pulsos, já que este é atribuído aos fenômenos do sistema dificilmente localizáveis, que são transmitidos por parâmetros parasitas.
Fig. D01.12
Portanto, será fundamental conhecer a margem de imunidade no ruído em c.a., o qual - com base na fig. D01.11 - é dado por:
MHac = Vohmín - Vilmáx
MLac = Vihmín - Volmáx
Para fazer uma comparação entre as diferentes famílias lógicas consulte a tabela da fig. D01.4 e poderá obter a tabela comparativa da fig. D01.13.
Nesta última figura notamos que a margem de ruído em c.a dos componentes da família CMOS é muito mais elevada que a das demais famílias, e que é muito reduzida na família ECL.
Comparando a família LSTTL com a HCT observamos que esta última tem uma margem de ruído de c.a. superior (sobretudo no caso do Mhac).
	
	
TTL LS (5V)
	
CMOS (15V)
	
HCT (5V)
	
ECL (-5.2V)
	
Mhac
	
1.6V
	
12.45V
	
3.6V
	
0.9V
	
Mlac
	
1.6V
	
12.45V
	
1.9V
	
0.65V
Fig. D01.13
Observando a tabela deduzimos que nos ambientes com muitos distúrbios (como os industriais) é preferível usar componentes da família lógica CMOS.
Tempos de retardo
Para caracterizar os tempos de comutaçãodas portas lógicas com circuitos integrados são usados dois métodos. O primeiro utiliza os parâmetros “tempos de retardo de propagação” e serve para fornecer informações sobre o desempenho do circuito integrado num sistema constituído por portas lógicas conectadas seguidamente.
O segundo método utiliza os parâmetros “tempos de transição” e especifica as características das frentes de comutação do circuito integrado conectado na saída, que pode ser: lógico, analógico, combinatório ou seqüencial.
Tempos de retardo de propagação
Segundo as normas, os seguintes tempos de propagação devem ser indicados para cada dispositivo lógico e sob condições determinadas para teste:
a) tPHL: tempo de retardo de propagação, com saída que passa do estado alto para o baixo. 
 Valores mínimo e máximo;
b) tPLH: tempo de retardo de propagação, com saída que passa do estado baixo para o alto. 
 Valores mínimo e máximo.
Os tempos de retardo de propagação são medidos entre certos valores de entrada fixados; na maior parte dos casos esta entrada corresponde aos 50% de toda a variação do sinal.
As condições de medidas especificadas possuem as características do gerador de pulsos e do osciloscópio (ou de outro sistema de medida apropriado), assim como também os tipos de portas lógicas de controle da carga do circuito que será medido.
Este é um parâmetro fundamental na linguagem de sistemas lógicos, pois se a informação pode percorrer vias diferentes, é necessário especificar os tempos separados para cada via, de modo que não sejam criados pulsos indesejáveis.
Tempos de transição
Segundo as normas, os seguintes tempos de transição devem indicar baixas condições determinadas de teste:
a) tTHL: tempo de transição, com saída que passa do estado alto para o baixo. Valores mínimo e máximo;
b) tTLH: tempo de transição, com saída que passa do estado baixo para o alto. Valores mínimo e máximo;
A medida dos tempos são efetuadas entre 10% e 90% de toda variação do sinal.
Como sabemos, estes últimos valores são indispensáveis quando é necessário desenhar um sistema com circuitos lógicos seqüenciais com entradas de “trigger” (disparo) na frente; pois se o sinal de disparo não é muito rápido o dispositivo não é ativado.
A fig. D01.14 resume tudo que falamos, referente ao tempo de retardo de propagação e ao tempo de transição de uma porta inversora.
Fig. D01.14
Na fig. D01.15 está ilustrada a tabela comparativa dos tempos examinados neste capítulo; de modo particular são indicados os valores máximos em ns.
Através do teste da tabela comparativa pode ser deduzida a velocidade de lógica ECL. Também será notada a semelhança de velocidade entre as famílias LSTTL e HCT, e a lentidão da lógica CMOS.
	
	
LL TTL 
74L500
	
CMOS CD40118
	
HCT 74HCT00
	
ECL HD10102
	
tPHL
	
15
	
90
	
20
	
2.9
	
tPLH
	
15
	
90
	
20
	
2.9
	
tTHL
	
-
	
80
	
15
	
3.3
	
tTLH
	
-
	
80
	
15
	
3.3
Fig. D01.15
D01.2 Exercícios
MCM8 Desconectar todos os jumpers
SIS1 Colocar todos os interruptores na posição “ OFF”
SIS2 Introduzir o código de lição: D01
Montar o circuito da fig. D01.16.
Conectar o multímetro na saída da porta examinada.
Alimentar o módulo e colocar SW1 na posição “ON”.
Fig. D01.16
Com RV1 variar a tensão de 0 V a + Vcc e colocar em uma tabela todos os valores de entrada para os quais a saída muda de estado (de 0 a 1), destacados quando se liga e desliga o led LD1.
Controlar para que os valores de tensão medidos estejam dentro dos valores indicados nas folhas de dados (“data sheet”).
Montar o circuito da fig. D01.17.
Conectar o multímetro com uma das linhas de entrada da porta examinada.
Alimentar o módulo.
Com RV1 variar a tensão de 0 V a +Vcc e colocar em uma tabela os valores de corrente obtidos, logo, compará-los com os indicados nos gráficos da fig. D01.6.
Conectar um amperímetro no lugar do jumper J4.
Controlar para que as duas entradas estejam no mesmo nível lógico alto (“HIGH”).
Fig. D01.17
Q1. Quanto vale a corrente medida?
 SET
 A B
 1 6 ( 5 mA
 2 3 ( 10 mA
 3 4 ( 20 mA
 4 5 ( 3 mA
 5 1 ( 3 mA
 6 2 ( 2 mA
D01.3 QUESTIONÁRIO RECAPITULATIVO
Q2. O que é o “FAN-IN” ?
 SET
 A B
 1 3 A relação entre a corrente de entrada e a de saída de uma porta lógica qualquer.
 2 2 A relação entre a corrente de entrada de uma porta qualquer e a de saída de um circuito padrão.
 3 4 A relação entre a corrente de saída e a de entrada de uma porta lógica.
 4 1 Nenhuma das respostas anteriores.
�
Q3. O que é o “FAN-OUT” ?
 SET
 A B
 1 2 A relação entre a corrente de entrada e a de saída de uma porta lógica.
 2 3 A relação entre a corrente de saída de uma porta qualquer e a de saída de um circuito padrão.
 3 4 A relação entre a corrente de saída e a de entrada de uma porta lógica.
 4 1 Nenhuma das respostas anteriores.
Q4. Qual é a margem de ruído observado pelos fabricantes?
 SET
 A B
 1 3 A margem de ruído de altas freqüências.
 2 1 A margem de ruído de pulsos.
 3 2 A margem de ruído de baixas freqüências.
Q5. A que é atribuído o ruído das portas lógicas?
 SET
 A B
 1 2 Aos distúrbios de alimentação.
 2 3 Aos curtos-circuitos de saída.
 3 1 A ruptura das conexões.
Q6. O que é tempo de propagação?
 SET
 A B
 1 2 O tempo que uma porta necessita para transmitir a variação de um sinal lógico na entrada até a saída.
 2 4 O tempo que uma porta necessita para reconhecer o sinal de entrada.
 3 1 O tempo que uma porta lógica necessita para que a tensão de sua saída passe de 90% a 10% da tensão do sinal.
 4 3 O tempo que uma porta lógica necessita para que a tensão de sua saída passe de 10% a 90% da tensão do sinal.
LIÇÃO DO2
FAMÍLIAS LÓGICAS TTL
Objetivos didáticos:
Análise das características elétricas das portas TTL;
Análise das sub-famílias TTL.
Material disponível
Unidade básica para sistemas IPES (fonte de alimentação mod. PSU/EV com suporte para módulos mod. MU/EV e Unidade de Controle Individual mod. SIS1/SIS2/SIS3);
Módulo de experimentação mod. MCM8/EV;
Multímetro;
Osciloscópio.
�
D02.1 Noções Teóricas
Características elétricas das portas TTL
A porta básica da família TTL é a porta NAND, cujo esquema elétrico está representado na fig. D02.1.
Fig. D02.1
T1 é um transistor de multi-emissor.
Na porta TTL, o transistor T2 permite obter os sinais de fase disponível que servem para controlar a etapa de saída formada por T3, D1 e T4.
O transistor T3 é denominado “pull-up transistor” e funciona como “emitter follower” (seguidor de emissor) quando a saída está no nível alto, fazendo com que a impedância de saída seja baixa inclusive neste estado lógico.
Estado ON (ativado): todas as entradas no nível alto
Quando as entradas estão no estado alto, cada uma delas absorve uma corrente máxima Iin de 40 (A.
O coletor de T1 está conectado na base de T2, e sua tensão é igual a 2 VBE, que eqüivale a mais ou menos 1,4 V.
O diodo coletor-base de T1 se alimenta através da resistência R1, onde se polariza diretamente, e o transistor T2 se satura.
Uma parte da corrente de emissor de T2 flui em R3 e outra parte da base de T4, fazendo com que este último também se sature.
O potencial Vb3 na base de T3 possui um valor que corresponde a soma de Vbe de T4 mais Vcesat de T2.A tensão no emissor de T3 vale:	Ve3 = Vcesat4 + Vd1
Dado que as tensões Vb3 e Ve3 são aproximadamente iguais,o transistor T3 permanece no estado OFF, ou seja, mantém-se cortado.
Nestas condições, no transistor T4 (no estado ON) poderá circular uma corrente de 16 mA sem que o nível lógico de saída supere os 400 mV.
Um valor típico da tensão de saída V a nível 0 é o de 220 mV, com uma corrente de 16 mA. Este valor de tensão é suficiente para levar dez entradas de portas TTL ao estado 0. Se a corrente de saída de uma porta for muito elevada, a tensão de saída será maior.
Quando T4 conduz, a resistência de saída Ron é de aproximadamente 12 (.
Estado OFF (desativado): uma entrada a nível baixo
Neste caso, todos os emissores de entrada, exceto um, estão conectados a tensão de alimentação Vp (como foi estabelecido nas condições de teste); na prática, a tensão de entrada (se estiver aplicada - como normalmente ocorre - na saída de outra porta da família TTL) não supera os 400 mV.
O valor máximo total da corrente de entrada Iin é de 1,6 mA; portanto, uma porta no estado ON é capaz de controlar outras dez portas no máximo (veja o capítulo 4).
O transistor T1 está saturado e os transistores T2 e T4 bloqueados; a tensão de coletor de T2 é alta, devido a condução que ocorre no transistor.
Nesta condições, a corrente fornecida na saída é de 400 (A, valor com o qual é possível garantir o controle de 10 portas a nível lógico alto.
Sempre nestas condições, a tensão de saída Vu nunca é menor que 2,4 V. Com uma tensão de entrada inferior aos 800 mV, o valor típico da tensão de saída é de 3,3 V.
Nas condições de curto-circuito, a corrente de saída tem um valor mínimo de 18 mA e um valor máximo de 58 mA, e grande parte está limitada por R4.
A resistência de saída do circuito quando está no estado alto, é de 100 (.
Comutação das portas TTL
Durante a passagem do estado 1 (ON) ao estado 0 (OFF) consideramos que no princípio, uma das entradas está num potencial zero, enquanto que as outras entradas estão conectadas na linha Vp.
Ao aumentar a tensão na entrada que está a nível baixo, a corrente de entrada começa a diminuir, e quando esta alcança um valor por volta de 0,8 V, o transistor T2 começa a conduzir e sua tensão de coletor diminui.
Como resultado, a tensão de saída também diminui até que a de entrada alcance um valor de 1,4 a 1,5 V.
Ao chegar neste ponto, a tensão de saída diminui para 2 V.
Agora, a tensão na base de T2 é de aproximadamente 1,4 V, e tanto T2 como T4 conduzem.
Alcançado este valor de entrada, a tensão de saída diminui até o valor Vcesat de T4, no qual T2 se satura e T3 passa ao estado OFF (desligado).
Existe um período muito curto, no qual tanto T3 como T4 conduzem: durante este tempo circula uma corrente através de R4, T3, D1 e T4. Esta corrente está limitada só por R4.
Durante a passagem do estado baixo para o alto, as entradas no começo estão num nível alto.
Se a tensão de uma ou várias entradas alcança valores inferiores a 1,4 V, o transistor T1 começa a conduzir, e o sinal que mantinha a T2 e T4 conduzindo diminui.
A corrente que circula em T2 diminui: em conseqüência, a tensão de coletor aumenta fazendo com que T3 conduza, com isso a saída ficará no nível lógico baixo.
O valor baixo da impedância de saída em ambos estados permite que a porta TTL possa controlar cargas capacitivas elevadas.
Sub famílias TTL
Para diversificar o desempenho e as possibilidades de utilização da família lógica TTL foram criadas em seu interior várias sub famílias compatíveis a ela.
Estas sub famílias são caracterizadas por ser mais rápidas que a TTL standard, ou então, por ter um consumo inferior:
Portanto, estas são:
a) a H TTL (“High Speed” TTL): de alta velocidade e elevado consumo;
 b)a STTL(“Schottky” TTL): de maior velocidade que a H TTL e menor consumo;
c) a L TTL (“Low Power” TTL): de baixa velocidade e pouco consumo;
d) a LS TTL (“Low Power Schottky” TTL): de velocidade como a TTL standard e baixo consumo.
OBSERVAÇÃO: os esquemas de circuito da LS TTL são diferentes dos da TTL standard em dois particulares:
1) o primeiro consiste no diodo especial de metal semicondutor (diodo “Schottky”), conectado entre o coletor e a base dos transistores, evitando que estes se saturem, fazendo com que as comutações sejam mais rápidas; 
2) o segundo está representado pelo aumento do valor das resistências em relação as da TTL, com o que o consumo do circuito diminui.
A família lógica HCT
No início dos anos oitenta se apresentou uma família lógica HC, que não era senão a versão da família lógica TTL 54/74 montada com circuitos CMOS de alta velocidade (“High Speed”).
Esta nova família oferecia a vantagem de ter menores consumos que os da família lógica TTL, além de uma maior imunidade no ruído, uma maior capacidade de controle de saída, e uma tensão de alimentação variável entre 2 V e 6 V.
Ela era compatível “pino a pino” com a família lógica TTL, mas não tinha os mesmos níveis lógicos de entrada e de saída, nem a mesma velocidade.
Foi apresentada assim a família HCT, ou seja, uma família HC completamente compatível com a TTL, mas com um consumo notavelmente reduzido em relação a esta última.
Nos circuitos da porta fundamental que também neste caso é a NAND, serão feitas as mesmas considerações vistas no parágrafo anterior.
�
A família lógica ECL
A família lógica ECL ( “Emitter Coupled Logic” ou lógica de acoplamento de emissor) se realiza segundo a tecnologia bipolar, como a família TTL que já foi examinada. É a mais veloz entre todas as famílias lógicas disponíveis atualmente no mercado.
Esta importante característica foi conseguida de duas formas:
1) impedindo que os elementos ativos cheguem a saturar-se;
2) permitindo um maior consumo de potência de porta em relação a dissipada por outras famílias lógicas.
Nos textos destacam-se esquemas semelhantes ao da fig. D02.2, onde os dois transistores estão acoplados através do emissor.
Fig. D02.2
Do estudo dos amplificadores diferenciais deduzimos que a corrente de emissor mantém-se constante e que é comutada de um transistor a outro, quando a tensão de entrada do primeiro deles varia aproximadamente num valor 0,1 V menor que a tensão de referência VBB (aplicada na base do segundo transistor) até um 0,1 V maior.
Exceto que para uma estreita margem de tensões de entrada, a tensão de saída adquire só um dos dois valores possíveis; razão pela qual o circuito se comporta como um circuito binário.
Portanto, o amplificador diferencial - que habitualmente é considerado como um circuito do tipo analógico - é importante como circuito digital.
Dado que nos circuitos comparadores montados como amplificadores diferenciais nenhum transistor chega a saturar-se, a família ECL é a mais veloz e seu tempo de retardo pode ser de alguns nano-segundos.
Por outro lado, o valor alto de velocidade está equilibrado por um aumento da potência dissipada por cada porta em relação a da família TTL saturada.
Na fig. D02.3 está representada uma porta OR (e também NOR) de 2 entradas.
Este circuito se obtém a partir do circuito da fig. D02.2 usando dois transistores conectados em paralelo com a entrada.
Fig. D02.3
Supondo que o circuito trabalhe em lógica positiva.
Se o nível de A e o de B são baixos, nem T1 e T2 conduz, enquanto que T3 está na zona ativa Nestas condições o nível de Y será baixo e o de(Y será alto.
Se uma das duas entradas estiver no nível alto, a corrente de emissor circulará pela resistência R3 e a corrente de coletor de T3 diminuirá até zero.
Logo, a tensão do ponto (Y aumenta e a do ponto Y diminui. É obtido deste modo um circuito lógico de função OR na saída Y, e de função NOR na outra saída. O símbolo lógico desta porta OR com as saídas direta e inversa é o indicado ao lado do circuito elétrico da fig. D02.3.
Portanto, dispor de um saída complementar representa para o projetista uma vantagem, pois desta maneira evita terque agregar inversores.
Uma das maiores dificuldades da estrutura ECL mostrada na fig. D02.3 é o fato de que os níveis de saída V (1) e V (0) são diferentes dos níveis de entrada.
Para evitá-la, conectar na saída os transistores T4 e T5 com coletor comum, conseguindo desta forma, que os níveis de tensão voltem aos valores desejados.
A fig. D02.4 ilustra a estrutura fundamental de uma porta lógica ECL de 3 entradas.
A tensão de referência -VBB é obtida geralmente num circuito com compensação de temperatura (que não é visto na figura) incorporado dentro do mesmo dispositivo.
Os valores de tensão correspondentes ao nível lógico baixo e ao alto, iguais tanto na entrada como na saída, são obtidos a partir do circuito da fig. D02.4; estes níveis são:
V (0) = - 1,55 V
V (1) = - 0,75 V
As margens de ruído desta família lógica são muito reduzidas, razão pela qual as portas se alimentam entre o terra e -VEE (- 5,2 V), com que se consegue diminuir a impedância interna em frente aos distúrbios (faça a comparação com o circuito equivalente para pequenos sinais).
Fig. D02.4
D02.2 Exercícios
MCM8 Desconectar todos os jumpers
SIS1 Colocar todos os interruptores na posição “OFF”
SIS2 Introduzir o código de lição: D02
Montar o circuito da fig. D02.5.
Alimentar o módulo MCM-8.
Realizar com os interruptores SW1 e SW2 todas as combinações possíveis.
Com base no led LD1 que acende e apaga, analisar o estado de saída da porta em correspondência com as diferentes combinações de entrada, e colocar os resultados numa tabela verdade.
Fig. D02.5
�
Q1. Colocar o interruptor SW1 em “ON” e o SW2 em “OFF”. Observar o estado de ligação do Led LD1. Por quê o Led está neste estado?
 SET
 A B
 1 2 Porque para os valores programados com SW1 e SW2 a função NAND vale 1.
 2 3 Porque para os valores programados com SW1 e SW2 a função NAND vale 0.
 3 2 Porque para os valores programados com SW1 e SW2 a função OR vale 0.
SIS1 Colocar o interruptor S2 na posição “ON”
SIS2 Pressione “INS”
Q2. Sendo o estado lógico de SW1 e SW2 igual ao visto na pergunta anterior, porque o Led está apagado?
 SET
 A B
1 3 Porque mudou a função lógica.
2 1 Porque tanto em “ON” como em “OFF”, o interruptor SW2 permanece no nível lógico alto.
3 2 Porque no caso da porta NAND basta que só uma entrada esteja no nível alto para que a saída esteja no nível lógico baixo.
Montar o circuito da fig. D02.6.
Fig. D02.6
SIS1 Colocar o interruptor S2 na posição “OFF”
Q3. Colocar os interruptores SW1 e SW2 em “OFF”. Porque o Led LD3 se acende?
 SET
 A B
 1 2 Para que a saída seja 1, todas as entradas da porta NOR devem ser 0.
 2 1 Porque no caso da porta NOR é necessário que pelo menos uma entrada seja 0 para que a saída seja 1.
SIS1 Colocar o interruptor S2 na posição “ON”
SIS2 Pressione “INS”
Q4. Que efeito foi observado?
 SET
 A B
 1 1 O Led LD3 está apagado porque todas as entradas da porta NOR estão no nível 0.
 2 2 O Led LD3 está apagado porque o interruptor SW2 não aplica um nível lógico baixo na entrada da porta NOR.
D02.3 QUESTIONÁRIO RECAPITULATIVO
Q5. Em qual momento a fonte de alimentação de uma porta TTL absorve a maior corrente?
 SET
 A B
 1 5 Com altas freqüências
 2 1 Nos momentos de repouso.
 3 4 Nos momentos de comutação.
 4 3 Quando a saída é baixa.
 5 2 Quando a saída é alta.
Q6. Qual é a família lógica em que os tempos de propagação e de transição são menores?
 SET
 A B
 1 2 A TTL
 2 3 A HCT
 3 1 A ECL
LIÇÃO D03
FAMÍLIAS LÓGICAS CMOS
Objetivos didáticos:
Análise das características elétricas;
Análise das vantagens em relação as outras famílias lógicas.
Material disponível
Unidade básica para sistemas IPES (fonte de alimentação mod. PSU/EV com suporte para módulos mod. MU/EV e Unidade de Controle Individual mod. SIS1/SIS2/SIS3)
Módulo de experimentação mod. MCM8/EV
Multímetro
Osciloscópio.
�
D03.1 Noções Teóricas
Na fig. D03.1 está ilustrado o circuito elétrico de uma porta NAND de duas entradas, montado segundo a tecnologia CMOS.
Fig. D03.1
O circuito tem 4 transistores (dois PMOS e dois NMOS) e cada entrada controla um par de transistores: um PMOS e outro NMOS.
Do circuito da fig. D03.1 podemos deduzir que a saída passa ao estado lógico “0” só quando as entradas são altas; neste caso os dois NMOS (T1 e T2) são ativos, enquanto que os dois PMOS (T3 e T4) estão cortados, sendo Vu ( 0 V.
Nos outros casos, podem ser ativos T3, T4, ou ambos ao mesmo tempo; o que está em T1, T2, ou ambos conjuntamente cortados, sendo Vu ( Vcc.
Vantagens das etapas de saída complementar
As vantagens do emprego de uma etapa de saída complementar (com tecnologia CMOS) baseada na tecnologia NMOS ou PMOS são as seguintes:
a) redução da potência dissipada nas condições estáticas;
b) redução dos tempos de comutação, que são comparáveis em ambas as frentes de transição;
c) os níveis lógicos de saída “0” e “1” são próximos a 0 V e a Vcc que no caso das portas MOS;
d) alta impedância de entrada, como no caso das portas MOS.
�
A respeito disto, vale a pena lembrar que as entradas dos dispositivos CMOS (e MOS) devem ser protegidas contra a acumulação de cargas eletrostáticas no terminal de “gate” (porta); estas cargas poderão gerar um campo elétrico muito intenso capaz de perfurar a capa delgada de isolação depositada no canal.
Foram estudados vários circuitos de proteção; os mais usados possuem um diodo zener conectado entre o terminal de porta e o substrato, desta maneira, a tensão Vgs está limitada a um valor adequado, graças ao diodo que começa trabalhar na “zona zener”.
Outra solução consiste em conectar uma resistência e 4 diodos “shunt” (dois no lado da fonte de alimentação e dois no de massa) entre o terminal de entrada do circuito integrado e o “gate” da porta, como mostra a fig. D03.2.
Nas operações normais os 4 diodos não intervém, a não ser que Vi < 0 ou Vi > Vcc; neste caso atuam cortando as tensões negativas e as superiores a Vcc, mantendo a tensão da porta dentro da margem de valores entre 0 e +Vcc.
e) possibilidade de trabalhar com uma ampla gama de valores de tensão de alimentação (normalmente de 3 V a 15 V).
Como nas outras famílias lógicas, o consumo de potência cresce ao aumentar a freqüência das comutações de saída; isto, por duas razões fundamentais:
a) porque aumenta o número de cargas e descargas por segundo das capacitâncias parasitas;
b) porque durante a comutação de um nível lógico a outro os dois transistores de saída (veja a fig. D03.1 onde mostra o exemplo de uma porta NAND) conduzem ao mesmo tempo, durante um breve intervalo. Este intervalo será maior quando a variação de saída for lenta, e quando a carga capacitiva controlada pela porta for alta.
Por este motivo, o consumo de potência, que é desprezível nas condições estáticas, cresce quando a freqüência aumenta até tornar-se comparável em relação as famílias lógicas bipolares, sendo que a freqüência de algumas dezenas é de Mhz.
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D03.2 EXERCÍCIOS
MCM8 Desconectar todos os jumpers
SIS1 Colocar todos os interruptores na posição “OFF”
SIS2 Introduzir o código de lição: D03
Montar o circuito da fig. D03.3 (alimentar a porta com uma tensão de +5 V).
Colocar o interruptor SW4 em “ON”.
Regular RV2 de modo que a tensão de entrada da porta varie de 0 V a VDD.
Conectar um voltímetro com a linha de entrada de tensão variável.
Fig. D03.3
Q1. Qual é o valor de tensão que a linha de entrada deve alcançar paraque a porta comute?(Verificar se o led LD2 acende).
 SET
 A B
 1 2 0 ( V < 2
 2 3 2 ( V < 3
 3 4 3 ( V < 4
 4 1 4 ( V < 5
 
Modificar o circuito da fig. D03.3 transformando-o no da fig. D04.4 (alimentar agora a porta com uma tensão de +12 V).
Efetuar as mesmas operações que no exercício anterior.
Fig. D03.4
Q2. Qual é o valor de tensão que a linha de entrada deve alcançar para que a saída da porta comute o estado “ON” ? (Verificar se o led LD2 se acende)
 SET
 A B
 1 5 0 ( V < 2
 2 1 2 ( V < 4
 3 4 4 ( V < 6
 4 2 6 ( V < 8
 5 3 8 ( V < 12
D03.3 QUESTIONÁRIO RECAPITULATIVO
Q3. Quando uma porta CMOS absorve mais corrente?
 SET
 A B
 1 2 Durante a transição de 1 a 0.
 2 4 A absorção é sempre constante.
 3 1 Durante a transição de 0 a 1.
 4 3 Em ambos momentos de transição.
�
Q4. Em que momento a fonte de alimentação de uma porta CMOS absorve menos corrente?
 SET
 A B
 1 3 Com as altas freqüência.
 2 1 Nos momentos de repouso.
 3 5 Durante as comutações.
 4 2 Quando a saída é baixa.
 5 4 Quando a saída é alta.
Q5. Em relação as portas TTL, como varia a potência em condições estáticas?
 SET
 A B
 1 2 Mantém-se igual.
 2 3 Diminui.
 3 1 Aumenta.
�
LIÇÃO D04
CONEXÕES TTL-CMOS E CMOS-TTL
Objetivos didáticos:
Análise da conexão TTL-CMOS;
Análise da conexão CMOS-TTL.
Material disponível
Unidade básica para sistemas IPES (fonte de alimentação mod. PSU/EV com suporte para módulos mod. MU/EV e Unidade de Controle Individual mod. SIS1/SIS2/SIS3);
Módulo de experimentação mod. MCM8/EV;
Multímetro;
Osciloscópio.
�
D04.1 Noções Teóricas
Conexão de interface TTL-CMOS
O caso mais simples de conexão entre dispositivos TTL e CMOS é aquele em que é usado a mesma tensão de alimentação de +5 V.
Este caso é ilustrado na fig. D04.1.
O único detalhe que não pode descuidar é os valores da tensão de saída do dispositivo TTL, tanto para o nível baixo como para o nível alto, estão entre os valores de tensão admissíveis na entrada do dispositivo CMOS.
Isto foi verificado.
O valor da resistência de “pull-up” pode estar entre 4,7 K( e 39 k( .
No caso em que necessita conectar dispositivos alimentados com tensões diferentes, é necessário um deslocador de nível (“Level Shifter”).
Agora, o circuito é apresentado como o da fig. D04.2.
Este é o caso em que ao desenhar, poderá unir a velocidade da família lógica TTL com a ampla gama de tensões de alimentações dos dispositivos de lógica CMOS.
Fig. D04.1
Esta combinação se obtém com um dos deslocadores de nível que proporciona a gama comercial dos dispositivos CMOS, e de modo particular, com o deslocador de nível MM74C906.
No resistor de “pull-up” poderão ser utilizadas resistências de alguns K( até algumas centenas de K( .
Fig. D04.2
Conexão de interface CMOS-TTL
Para a conexão direta CMOS-TTL na mesma tensão de alimentação de +5 V é necessário dar algumas explicações acerca da corrente de “sink” (absorção) dos dispositivos CMOS, pois é importante estar dentro dos limites do nível baixo de entrada dos dispositivos TTL (veja a fig. D04.3).
Todos os dispositivos da série comercial CMOS CD4000B são capazes de controlar, no pior dos casos, pelo menos um dispositivo TTL da família LS.
Fig. D04.3
Quando precisar controlar um ou vários dispositivos das famílias TTL, STTL, FTTL, etc., é necessário dispositivos de “compensação” (buffers) CMOS (por exemplo: o CD4049 B e o CD4050 B).
Quando precisar conectar dispositivos alimentados com tensões diferentes, usar um deslocador de nível.
O circuito será apresentado, como o ilustrado na fig. D04.4.
Esta solução é aplicada quando o desenho passa de um sistema de aquisição de dados de entrada (como no caso de ambientes industriais com distúrbios onde é necessário uma margem de ruído mais alto), a um sistema de processamento em lógica TTL.
Agora a combinação poderá ser obtida com um dos deslocadores de nível que proporciona a gama comercial dos dispositivos CMOS, e de modo particular, com o deslocador de nível MM74C906.
O resistor de “pull-up” - neste caso - dever ir de alguns K( a algumas dezenas de k(.
Fig. D04.4
D04.2 Exercícios
MCM8 Desconectar todos os jumpers
SIS1 Colocar todos os interruptores na posição “OFF”
SIS2 Introduzir o código de lição: D04
�
Montar o circuito da fig. D04.5 (a porta CMOS se alimenta com uma tensão de +5 V).
Colocar SW1 na posição “ON” e verificar o valor da saída, observando o estado do Led LD1.
Q1. Neste circuito, qual é a função do componente integrado IC11?
 SET
 A B
 1 3 A de converter o nível de saída da porta TTL num nível compatível com a entrada da porta CMOS.
 2 1 A de inverter o sinal de saída da porta TTL.
 3 2 A de amplificar a corrente de saída da porta TTL.
Variar a tensão de alimentação da porta CMOS desconectando J9 e conectando J10 (a tensão de alimentação passa de 5 V para 12 V).
Mudar a posição de SW1 e verificar o valor da tensão de saída de IC11A.
�
Q2. Como é o valor da tensão de saída de IC11A quando SW1 está no nível alto?
 SET
 A B
 1 4 Superior a 11 V.
 2 1 Superior a 5 V e inferior a 11 V.
 3 2 Superior a 2 V e inferior a 5 V.
 4 3 Inferior a 0,8 V.
SIS1 Colocar o interruptor S1 na posição “ON”
SIS2 Pressione “INS”
Q3. Fixar SW1 no valor lógico alto. Porque o Led LD1 se apaga?
 SET
 A B
1 2 Porque a resistência R15 não está conecta- da na tensão de alimentação da porta CMOS.
2 3 Porque a corrente de saída de IC11A não é suficiente para controlar a porta CMOS.
3 1 Porque agora a função lógica do circuito IC11A é inversora.
SIS1 Colocar o interruptor S1 na posição “OFF”
Montar o circuito da fig. D04.6.
Fig. D04.6
Q4. Neste caso, que função tem o circuito integrado IC11B?
 SET
 A B
 1 3 A de amplificar a tensão de saída da porta CMOS.
 2 1 A de fazer com que o sinal da porta CMOS seja compatível com a entrada da porta TTL.
 3 2 A de diminuir a resistência de entrada da porta TTL.
D04.3 QUESTIONÁRIO RECAPITULATIVO
Q5. É possível conectar diretamente uma porta TTL com uma CMOS?
 SET
 A B
 1 4 Sim, sempre é possível.
 2 3 É possível quando estão alimentadas com a mesma tensão.
 3 1 É possível quando estão alimentadas com a mesma tensão, e com uma única porta de carga.
 4 2 Não, é preciso utilizar sempre deslocadores de nível.
Q6. É possível conectar diretamente uma porta CMOS com uma TTL?
 SET
 A B
 1 3 Sim, sempre é possível.
 2 4 É possível quando estão alimentadas com a mesma tensão.
 3 1 É possível quando estão alimentadas com a mesma tensão, e com uma única porta de carga.
 4 2 Não, é preciso utilizar sempre deslocadores de nível.
Q7. Que função tem o deslocador de nível?
 SET
 A B
 1 4 Aumentar a velocidade de comutação.
 2 1 Aumentar a imunidade nos ruídos.
 3 2 Possibilitar a conexão de portas alimentadas com tensões diferentes.
 4 3 Aumentar o “FAN-OUT” (capacidade de condução da saída) da porta.
LIÇÃO D05
ÁLGEBRA DE BOOLE
Objetivos didáticos:
Os conjuntos e as classes;
As funções lógicas AND, OR e NOT;
As proposições lógicas;
As tabelas verdade;
Postulados do álgebra de Boole;As expressões duais e complementares;
Teoremas do álgebra de Boole:
 a) propriedade comutativa
 b) propriedade associativa
 c) propriedade distributiva
 d) teorema De Morgan.
Material disponível
Unidade básica para sistemas IPES (fonte de alimentação mod. PSU/EV com suporte para módulos mod. MU/EV e Unidade de Controle Individual mod. SIS1/SIS2/SIS3);
Módulo de experimentação mod. MCM8/EV;
Multímetro;
Osciloscópio.
�
D05.1 Noções Teóricas
A eletrônica digital já foi difundida amplamente em todos os setores de desenvolvimento tecnológico, sendo cada dia mais um elemento de suporte essencial nos sistemas e aparatos de cada setor de aplicações (mecânico, químico, etc.).
O desenvolvimento da investigação no setor dos circuitos integrados deu um grande impulso na produção de aparelhos digitais cada vez mais complexos.
Hoje em dia, as técnicas referentes aos circuitos de integração de pequena escala (S.S.I.) são antiquadas, enquanto que adquire maior importância no uso de circuitos 
de integração de média, e uma elevada escala (M.S.I., L.S.I e V.L.S.I.).
Os conjuntos
Na lógica matemática, um “conjunto” é definido como um grupo de elementos que possuem - pelo menos - uma característica em comum.
Desta definição pode existir um conjunto, denominado “complementar”, onde nenhum elemento possui esta característica comum.
Ambos conjuntos podem ser agrupados para formar o conjunto especial universal tomado para teste.
O diagrama de Venn representado na fig. D05.1 ajuda a compreender os conceitos expostos até agora.
A área riscada dentro do quadrado representa o conjunto universal que levamos em consideração.
Este conjunto principal pode dividir-se em subconjuntos, dois neste caso, que são: o conjunto A, contido dentro da circunferência, e o conjunto(A = (NOT A), que representa a área exterior na circunferência.
Suponhamos que o conjunto universal esteja formado por um grupo de estudantes e esteja representado pela área total riscada dentro do quadrado.
No grupo dos estudantes existem dois subconjuntos: A e B; onde os estudantes do A tem os cabelos castanhos (veja o diagrama de Venn da fig. D05.2).
Os estudantes do subconjunto B tem os olhos azuis (veja o diagrama de Venn da fig. D05.3).
No caso em que aparece uma intersecção significa que os estudantes com olhos azuis e cabelos castanhos são membros tanto do subconjunto A como do B (fig. D05.4).
Fig. D05.1
Fig. D05.2
A intersecção também chamada AND é indicada com um ponto como no exemplo seguinte: A . B.
Dado que os estudantes incluídos na área de intersecção são membros tanto do subconjunto A como do B, com base na propriedade comutativa obtemos:
A . B = B . A
O conjunto dos estudantes de cabelos castanhos ou de olhos azuis é representado com o símbolo “+”, do seguinte modo: A + B.
Esta função é denominada “OR”.
Fig. D05.3
Fig. D05.4
Naturalmente, sempre pela propriedade comutativa para o caso B + A a área mantém-se inalterada, ou seja:
A + B = B + A
No diagrama de intersecção (fig. D05.5), a zona que não está riscada representa a função NOT (A AND B) que, por sua vez, pode ser escrita do seguinte modo:
______
 				 A . B
Fig. D05.5
As propriedades lógicas
Nas propriedades lógicas compostas são utilizadas três operações fundamentais (AND, OR e NOT), e dado que estas correspondem as operações de intersecção, junção e inversão descritas anteriormente, serão usados os mesmos símbolos anteriores.
Por exemplo, a frase: “ hoje é terça e está chovendo”, pode ser representada como:
C = A . B
onde:
A = hoje é terça,
B = está chovendo
C = toda a frase.
Quando é que toda frase é verdadeira?
Isto pode estabelecer-se tabulando todas as combinações possíveis de verdade ou falsidade para A e B, e determinando as condições particulares onde C é verdadeira.
�
	A
	B
	C
	 falsa
falsa verdadeira verdadeira
	falsa 
verdadeira falsa verdadeira
	falsa falsa falsa verdadeira
Com “1” indicam a verdade de uma proposição com “0” sua falsidade, as afirmações da tabela anterior poderão ser substituídas por novos símbolos, obtendo-se:
	A
	B
	C
	0 
0 1 1 
	0 
1 0 1
	0 
0 0 1
Esta tabela é conhecida como TABELA VERDADE da função “intersecção” ou AND, e o teste é efetuado com o método de indução completa.
O mesmo raciocínio pode se ter para a junção OR.
Por exemplo a frase: “ há uma tensão no terminal 3 ou no terminal 7”, como pode ser representada?
C = A + B
A tabela verdade é a seguinte:
	A
	B
	C
	0 
0 1 1 
	0 
1 0 1
	0 
1 1 1
Neste caso, a frase completa será verdadeira quando A, B, ou ambas forem verdadeiras.
Na operação de complemento ou negação foi colocada um til sobre a variável:
B = Ã
e a tabela verdade é: 
	A
	B
	
0 
1
	
1 0
�
Postulados do álgebra de Boole
A seguir, explicaremos uma lista dos postulados do álgebra de Boole; ou seja, das relações fundamentais para as quais a verdade é evidente por si mesma.
Considerando só variáveis binárias: uma delas pode assumir só um dos valores “0” ou “1”.
a) (0 = 1 e (1 = 0 ( a complementar de “0” é “1”, e vice-versa)
b) 1 . 0 = 0 .1 = 0 0 + 1 . 1 + 0 = 1
c) 1 . 1 = 1 1 + 1 = 1
d) 0 . 0 = 0 0 + 0 = 0
Os postulados constituem as bases de um grupo de teoremas que permitem simplificar as proposições lógicas.
A maior parte dos teoremas do álgebra de Boole estão formados por pares, que contém expressões duais.
Para obter uma expressão dual é necessário substituir a operação AND pela operação OR, e o “0” pelo “1”.
O exemplo seguinte serve para esclarecer o conceito:
a expressão dual de: 0 . A + B . (C + 1
 
é: (1+A) . (B + (C ) . 0 
Normalmente, na ausência de qualquer outra informação, a função AND tem a precedência sobre a função OR.
Portanto, para não se confundir é necessário colocar a expressão dual entre parênteses. 
Para obter uma expressão complementar de outra é necessário trocar a função AND pela função OR, e colocar no lugar de cada letra sua complementar.
O exemplo seguinte servirá para esclarecer o conceito:
a expressão complementar de: 0 . A + B . (C + 1
é: (1+(A) . ((B+C) . 0
Teorema do álgebra de Boole
Nos limites possíveis os seguintes teoremas serão explicados e apresentados por pares “duais”.
Portanto, se a primeira expressão for verdadeira, a expressão dual também será; com o objetivo de prová-la, ambas expressões do primeiro teorema serão comprovadas com o método de indução completa.
Teorema 1a) A .0 = 0
Teorema 1 b) A + 1 = 1
�
Demonstração do teorema 1 a):
 
se A = 0 então 0 . 0 = 0
se A = 1 então 1 . 0 = 0
Se ambos postulados são verdadeiros, então o teorema 1 a) também é.
Demonstração do teorema 1 b):
 
se A = 0 então 0 + 1 = 1
se A = 1 então 1 + 1 = 1 
Uma demonstração semelhante também poderá ser realizada pelos seguintes teoremas:
Teorema 2 a) A . 1 = A
Teorema 2 b) A + 0 = A
Teorema 3 a) A .A = A
Teorema 3 b) A + A = A
Teorema 4 a) Ã . A = 0
Teorema 4 b) Ã + A = 1
Teorema 5 a) A . B = B . A
Teorema 5 b) A + B = B + A
O teorema 5 expressa a propriedade comutativa e estabelece que a ordem segundo a qual estão dispostas as variáveis não é significativa.
As demonstrações dos outros teoremas também poderão ser efetuadas através de uma tabela verdade onde estão indicadas todas as possíveis combinações de valores das variáveis incluídas.
Teorema 6 a) A . B . C = A . (B . C) = (A . B) . C
Teorema 6 b) A + B + C = A + (B + C) = (A + B) + C
O teorema 6 expressa a propriedade associativa e será examinado como exemplo para demonstrar sua validade, construindo a tabela verdade para a expressão:
A . (B . C) = (A . B) . C
�
	A
	B
	C
	(B.C)
	(A.B)
	A . (B.C)
	(A.B.C
	0 0 0 0 1 1 1 1
	0 0 1 1 0 0 1 1
	0 1 0 1 0 1 0 1
	0 0 0 1 0 0 0 1
	0 0 0 0 0 0 1 1
	0 0 0 0 0 0 0 1
	0 0 0 0 0 0 0 1
Nas três primeiras colunas da tabela estão indicadas todas as combinações possíveis entre as variáveis, enquanto que as outras colunas contém as correspondentes combinações de valores das variáveis incluídas.
Dado que as últimas duas colunas são idênticas, a expressão anterior será válida para todos os aspectos.
Teorema 7 a) A . B . C = A + B + C
Teorema 7 b) A + B + C = Ã . (B. (C
O teorema 7 é conhecido como Teorema DE MORGAN.
O resultado que deriva do mesmo é muito importante e deve ser examinado atentamente.
Aplicando as regras normais terá que substituir a operação AND pela OR, e colocar no lugar de cada letra sua complementar.
Por exemplo: ((A . B + (C) . D = (A + (B) . C + (D
Teorema 8 a) A . (A + B) = A
Teorema 8 b) A + (A . B) = A 
Teorema 9 a) (A + B) . (A + (B) = A
Teorema 9 b) (A . B) + (A . (B) = A
Teorema 10 a) A . B + A . C = A . (B + C)
Teorema 10 b) (A + B) . (A + C) = A + (B . C)
O teorema 10 expressa a propriedade distributiva.
No teorema 10 a) o procedimento é semelhante ao fatorial algébrico normal, enquanto que no teorema 10 b) mostra que as propriedades das operações AND e OR não são iguais as de multiplicação e adição da álgebra clássica; estas normalmente são indicadas com os termos de “produto” e de “soma”.
Teorema 11 a) A + (A . B = A + B
Teorema 11 b) A . ((A + B) = A . B
Teorema 12 a) (A+B) . ((A+C ) . (B+C) = (A+B) . ((A+C )
Teorema 12 b) A . B + (A . C + B . C = A . B + (A . C
Teorema 13 (A+B) . ((A+C ) = A . C + (A . B
Este último teorema coincide com o próprio dual.
Com as portas AND, OR e NOT que serão ilustradas nas lições seguintes, é possível comprovar experimentalmente todos os teoremas examinados.
Funções lógicas AND, OR, NOT, NAND, NOR, OR EXCLUSIVA e NOR EXCLUSIVA
Um dos problemas mais importantes dos sistemas digitais é a realização de redes lógicas do tipo representado na fig. D05.6.
Nestas redes esperamos que a saída seja uma função das entradas, segundo determinadas especificações.
Fig. D05.6
Funções lógicas
A diferença das funções algébricas, é que as variáveis dependentes e independentes podem assumir qualquer valor real, nas funções lógicas estas variáveis podem ter só dois valores: 0 e 1.
Dado um certo número de variáveis independentes, o número de funções destas variáveis não é infinito.
De fato, dadas “n” variáveis, as únicas combinações possíveis entre elas são 2(; e por isso é fácil deduzir que o número máximo de diferentes funções para “n” variáveis é igual a 22( . 
É possível demonstrar que uma função lógica qualquer pode expressar-se através da combinação só de funções NOR ou só de funções NAND.
Por isso deriva a importância destas últimas e dos circuitos realizados na prática.
�
Função AND
Esta função é obtida com um circuito binário (PORTA) de duas ou mais entradas, e uma única saída.
Quando todas as entradas estão no estado lógico 1, a saída também fica neste estado. Basta que só uma das entradas esteja neste estado lógico zero, para que a saída seja também zero.
A fig. D05.7 mostra o símbolo e a tabela verdade de uma PORTA AND de duas entradas.
Fig. D05.7
Função OR
O circuito com que se obtém a mesma gera um sinal de saída alto, toda vez que uma ou várias entradas estejam no estado lógico 1, quando todas as entradas estão no nível baixo a saída também fica neste estado lógico.
Esta função está representada na fig. D05.8:
Fig. D05.8
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Função NOT
Esta função se obtém com um circuito, geralmente chamado inversor, de uma entrada e uma saída.
O estado lógico da saída é sempre oposto ao do sinal de entrada.
Esta função está representada na fig. D05.9.
Fig. D05.9
Função NAND
Esta função é o resultado da combinação, seguida de uma função AND com outra NOT.
A saída só passa ao estado lógico 0 quando todas as entradas estão no estado lógico 1.
A fig. D05.10 mostra o símbolo e a tabela verdade de uma porta NAND de duas entradas.
Fig. D05.10
Função NOR
É a combinação seguida de um função OR com outra NOT.
A saída só fica no nível lógico baixo, quando uma ou mais entradas estiverem no nível alto; e se todas as entradas estiverem no nível 0 a saída é alta.
Na fig. D05.11 é representado o símbolo do circuito em que obtemos esta função e sua tabela verdade.
Fig. D05.11
Função OR EXCLUSIVA
A porta onde é realizada esta função tem somente duas entradas.
Resulta ser a base da lógica de comparação.
Quando as entradas são iguais, a saída fica no nível lógico 0; e quando são diferentes, a saída é “1”.
Na fig. D05.12 é representado o símbolo do circuito em que obtemos esta função e sua tabela verdade.
Fig. D05.12
Função NOR EXCLUSIVA
Esta função é a combinação da função OR EXCLUSIVA com a NOT.
A saída fica no nível alto, quando as entradas são iguais; enquanto que ficará no nível baixo quando as entradas forem diferentes (veja a fig. D05.13).
Fig. D05.13
D05.2 Exercícios
MCM8 Desconectar todos os jumpers
SIS1 Colocar todos os interruptores na posição “OFF”
SIS2 Introduzir o código de lição: D05
Montar o circuito da fig. D05.14.
Fig. D05.14
Mudar o estado lógico dos interruptores SW1 e SW2, e calcular o estado das saídas das quatro portas para todas as combinações de SW1 e SW2.
Q1. Se o interruptor SW1 está em “ON” e o SW2 em “OFF”, quais das seguintes portas estão no estado lógico baixo?
 SET
 A B
 1 2 A NOR e a NOT.2 5 A NOT e a NAND.
 3 3 A NOR.
 4 1 A OR e a NAND.
 5 4 Nenhuma delas.
SIS1 Colocar o interruptor S2 na posição “ON”
SIS2 Pressione “INS
Q2. O que ocorreu no circuito?
 SET
 A B
 1 5 A porta NAND tem as entradas conectadas ao terra.
 2 1 O Led LD2 da saída da porta OR não funciona corretamente.
 3 4 A saída da porta NOT não está conectada com o Led LD4.
 4 3 A saída da porta NOT está conectada em curto-circuito com ao terra.
 5 2 As entradas que antes estavam conectadas com SW2 agora estão no nível alto.
D05.3 QUESTIONÁRIO RECAPITULATIVO
Q3. Qual das seguintes expressões indica a função lógica AND entre A e B?
 SET
 A B
 1 2 C = (A . B
 2 4 C = A + B
 3 1 C = A . B
 4 3 C = (A + B
Q4. Qual é a expressão dual do teorema A . 1 = A?
 SET
 A B
 1 3 A + 1 = A
 2 2 A + 0 = A
 3 1 A + 0 = A
Q5. Dos seguintes teoremas, qual é o De Morgan?
 SET
 A B ______ _ _
 1 3 A . B = A + B
 2 1 A .(A = 0
 3 2 A +(A . B = A + B
Q6. Dos seguintes teoremas, qual é o que demonstra a propriedade distributiva?
 SET
 A B
 1 3 A + (A . B) = A
 2 1 (A + B) . (A + C) = A + (B . C)
 3 2 (A + B) . (A + B) = A
Q7. Dadas “n” variáveis, quantas são as possíveis funções diferentes admissíveis?
 SET
 A B
 1 2 22n
 2 3 22 . n
 3 1 (2n) . 2
Q8. Qual a característica de uma porta AND?
 SET
 A B
 1 2 Efetua a soma lógica.
 2 3 Efetua a soma algébrica.
 3 1 Efetua o produto lógico.
Q9. Como é realizada uma função NOR EXCLUSIVA?
 SET
 A B
 1 2 Com a combinação seguida entre uma NOR e uma OR EXCLUSIVA.
 2 3 Com a combinação seguida entre uma OR EXCLUSIVA e uma NOT.
 3 4 Com a combinação seguida entre uma NOR e uma OR EXCLUSIVA.
 4 1 Com a combinação seguida entre uma NOR e uma NOT.
Q10. Com quais funções lógicas elementares pode ser expressa qualquer função lógica?
 SET
 A B
 1 3 Com a AND.
 2 1 Com a OR.
 3 4 Com a NAND.
 4 5 Com a NOT.
 5 2 Com a OR EXCLUSIVA.
�
LIÇÃO D06
CIRCUITO COMBINACIONAIS
Objetivos didáticos:
Minimização de funções lógicas;
Comparação entre a velocidade da função original e a da minimizada;
Mapa de Karnaugh;
Verificação experimental de funções minimizadas mediante portas lógicas.
Material disponível
Unidade básica para sistemas IPES (fonte de alimentação mod. PSU/EV com suporte para módulos mod. MU/EV e Unidade de Controle Individual mod. SIS1/SIS2/SIS3);
Módulo de experimentação mod. MCM8/EV;
Multímetro;
Osciloscópio.
�
D06. 1 Noções Teóricas
Como já foi visto anteriormente, um dos problemas principais dos sistemas digitais é a construção de redes lógicas, que realizam particulares funções.
Num certo momento a saída depende somente dos valores presentes nas entradas , neste momento dizemos que a rede é combinacional. 
A álgebra de Boole é usada de modo preponderante no processamento das funções lógicas com variável binária, para poder colocá-las na forma mais apropriada, facilitando assim, sua realização com circuitos reais.
Podem também ser consideradas como redes lógicas combinacionais, as funções lógicas elementares analisadas no capítulo anterior.
Minimização de uma função
Numa função designada - na forma de tabela verdade ou em forma algébrica - é preciso obter a correspondente rede lógica com o mínimo custo.
O problema da minimização se complica pelo fato de que está vinculado ao número máximo de níveis operacionais simples, realizados consecutivamente sobre a mesma variável que o circuito definitivo é capaz de admitir.
Isto é importante porque o tempo de resposta dos circuitos empregados não é nulo; o qual significa que a saída pode ser representada nas entradas com um certo retardo, que está vinculado ao número máximo de operações consecutivas efetuadas nas variáveis.
Exemplo: 
a função f = ABC + ABC + AD 1)
é uma forma mínima de dois níveis de operações porque a saída apresenta um retardo máximo, igual ao de um circuito AND mais um circuito OR.
Lembrando a propriedade distributiva esta função será equivalente a seguinte:
f = A . (BC + BC + D) 2)
Com a função 2) se obtém um custo menor, mas dado que possui três níveis de operação, seu retardo é maior que o da função 1).
No caso dos circuitos, o que interessa minimizar é o número de chips, pois normalmente há um custo médio por chips .
Para o cálculo do custo total devem ter presentes outros parâmetros, como: a carga apresentada nas variáveis, a eventual presença de complementos das variáveis de entrada, etc..
Em relação ao exemplo 1), o sinal A tem 3 cargas; enquanto no exemplo 2) este sinal tem uma única carga .
De todos os modos será usado o método clássico de minimização de uma função lógica, baseado nos seguintes parâmetros:
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1) admite que cada variável esteja presente conjuntamente com sua complementar;
2) busca a forma mínima de dois níveis; ou seja, sob a forma de AND-OR. Vale a pena notar que com métodos fatoriais possam chegar a obter formas de três ou mais níveis, com um custo menor que as dos dois;
3) terá que se limitar a obtenção da forma mínima como soma de produtos.
Mapa de Karnaugh
Para simplificar é necessário colocar a tabela verdade sob a forma do Mapa de Karnaugh. 
Este último, é uma espécie de ábaco formado por 2( células; cada uma das quais corresponde a um sub-cubo da tabela verdade, e contém o respectivo valor de saída.
A correspondência entre células e sub-cubo deve ser realizada de maneira que duas células qualquer do mapa adjacentes horizontal ou verticalmente, se correspondam com duas combinações de entradas iguais a uma variável.
Considerando por exemplo, as duas células sublinhadas com o asterisco da fig. D06.1 obtemos:
 
f = (L1 . (R1 . L2 . R2 + (L1 . R1 . L2 . R2
Utilizando as regras do álgebra de Boole vistas no capítulo 1, obtemos:
f = (L1 . L2 . R2 . ((R1 + R1) = (L1 . L2 . R2 . 1 
 = (L1 . L2 . R2
As duas funções AND iniciais são totalmente equivalentes a uma única AND final onde não aparece a variável de entrada do circuito pela qual estas diferem uma da outra (neste caso a R1).
Podendo substituí-las por esta única AND, com a qual simplifica o circuito.
Estas considerações podem estender-se a grupos de células adjacentes de 2 em 2, que estão compostos por um número delas igual a uma potência de 2 (quer dizer: 1, 2, 4, 8, 16, 32, etc.).
Fig. D06.1
Fig. D06.2
Por exemplo, considerando as quatro células da quarta coluna do diagrama da fig. D06.2, poderá aplicar-se reinteradamente as propriedades apenas explicadas, representando duas funções AND canônicas por meio de uma única AND onde não apareçam duas das variáveis de entrada do circuito, aquelas pelas quais as quatro células são diferentes entre si (quer dizer a C e a D):
______ ___ _ _ _
 ABCD + ABCD + ABCD + ABCD =
 ___ _ _ _
= ABC . (D+D) + ABC . (D+D) = 
 ___ _ __ _
= ABC1 + ABC1 = ABC + ABC =
 _ _ _ _
= AB . (C+C) = AB1 = AB 6)
Analogamente é possível comprovar que um grupo de oito células pode reduzir-se a uma única AND com a eliminação de três entradas, e para um grupo de dezesseis células é preciso eliminar quatro, e assim sucessivamente.
Deduzimos que, dado um Mapa de Karnaugh, a máxima amplificação será obtida formando o mais possível grupo de células.Quanto maior o número de células reunidas, menor será o número de grupos necessários para utilizar todas aquelas que contém 1 (também será menor o número de AND necessárias para montar o circuito), e o número de entradas por cada AND, já que são eliminadas várias variáveis de entrada.
Observe que as células extremas das linhas e das colunas são adjacentes e por este motivo, podem ser agrupadas: como por exemplo, ocorre com os quatro vértices do diagrama da fig. D06.2. É possível montar grupos que tenham algumas células em comum.
A máxima simplificação do circuito da fig. D06.1 está ilustrada na fig. D06.3; e a do diagrama da fig. D06.2 é a observada na fig. D06.4.
Na fig. D06.5 está representada uma função AND-OR em sua forma lógica.
SIS2 Introduzir o código de lição: D06
D06.3 Questionário Recapitulativo
Q1. Quando uma rede lógica é combinacional?
 SET
 A B
 1 4 Quando sua saída for alta para uma única combinação de suas entradas.
 2 3 Quando sua saída depende da “história” de suas entradas.
 3 2 Quando sua saída depende da combinação de suas entradas com a saída anterior.
 4 1 Quando sua saída depende somente das variáveis presentes em suas entradas, no momento considerado e não de sua “história”.
Q2. Fundamentalmente, para que simplificar uma rede lógica?
 SET
 A B
 1 3 Para que seja mais compreensível.
 2 1 Para que seja mais barata.
 3 2 Para que sua resposta seja mais rápida.
Q3. Como devem estar as variáveis no Mapa de Karnaugh?
 SET
 A B
 1 2 De modo que cada célula difira das adjacentes por uma única variável.
 2 3 De modo uniforme, com a numeração binária.
 3 1 Nenhuma disposição é obrigatória.
Q4. Como são agrupados os “1” nos mapas de Karnaugh?
 SET
 A B
 1 2 Sempre em forma de quadrados, grandes ou pequenos.
 2 3 Qualquer forma é válida, basta efetuar mais agregações possíveis.
 3 4 Na forma de retângulos ou de quadrados, basta que o número das células agrupadas sejam uma única potência de 2.
 4 1 De modo que formem grupos de 2( células, usando-as somente uma vez.
�
Q5. Utilizando os mapas de Karnaugh, minimizar a função seguinte de três variáveis:
 
 _ _ _ _ _ _ _ _
 X = A.B.C + A.B.C + A.B.C + A.B.C 
 Qual é a função minimizada?
 SET
 A B
 
 1 2 X = Ã . B + C
 2 1 X = A . B + B .(C
 3 4 X = Ã . (B + B .(C
 4 3 X = Ã + (B . C
Q6. Utilizando os mapas de Karnaugh, minimizar a função seguinte de três variáveis:
 _ _ _ _ _ _
 X = A.B.C + A.B.C + A.B.C + A.B.C
 Qual é função minimizada?
 SET
 A B
 _ _
 1 2 X = A . B + C
 _ _
 2 1 X = A . C + A . C
 _ _ 
 3 4 X = A . B + B .(C
 _ _
 4 3 X = A + B . C
Q7. A que função elementar corresponde a função X = A . B + A . B?
 SET
 A B
 1 3 AND.
 2 4 OR.
 3 2 XOR.
 4 5 NAND.
 5 4 NOR. 
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