Apostila MCM 08 1

Prévia do material em texto

LIÇÃO D07
FLIP-FLOPS
Objetivos didáticos:
Flip-flops: elementos de memória;
Flip-flops do tipo RS;
Flip-flops do tipo RS com entrada de clock;
Flip-flops do tipo J-K;
Flip-flops do tipo J-K Master-Slave;
Flip-flops do tipo D;
Flip-flops do tipo T;
Sinal de clock ;
As redes combinacionais com elementos de memória;
O uso de redes lógicas combinacionais;
Exemplos.
Material disponível
Unidade básica para sistemas IPES (fonte de alimentação mod. PSU/EV com suporte para módulos mod. MU/EV e Unidade de Controle Individual mod. SIS1/SIS2/SIS3)
Módulo de experimentação mod. MCM8/EV
Multímetro
Osciloscópio.
�
D07.1 Noções Teóricas
Os multivibradores biestáveis denominados freqüentemente flip-flops, constituem os elementos mais comuns de memória digital.
Um elemento de memória é geralmente, um dispositivo que pode armazenar o estado lógico “0” ou “1”, chamado “bit” de informação.
Os elementos de memória permitem armazenar uma informação digital para sua maior utilização.
Com estes, podemos montar circuitos digitais seqüenciais complexos, os quais foram usados na fabricação dos modernos computadores.
Flip-flops do tipo R-S (“latch”)
Um circuito de memória básico pode ser realizado mediante um acoplamento cruzado de duas portas NAND: esta combinação é chamada flip-flop do tipo R-S.
Na fig. D07.1 A) está representado o esquema de realização com portas NAND, seu símbolo é ilustrado na fig. D07.1 B). Da mesma forma, para montar o mesmo flip-flop é possível utilizar portas NOR.
Suponhamos que se deseja introduzir um dado no flip-flop; sendo os níveis de entrada: SET = 1 e RESET = 0.
O nível de saída da porta 1 é baixo (0), com o que se estabelece um estado alto na saída da porta 3 (Q = 1).
A saída da porta 2 está no nível 1; desta maneira nas entradas da porta 4 estarão dois níveis altos (os das portas 2 e 3), a própria saída está no nível baixo ((Q = 0).
Fig. D07.1
O flip-flop está agora no seu estado SET+ com uma informação memorizada.
Logo, aplicando um nível alto no terminal de RESET e mantendo um nível baixo no de SET (S = 0 e R = 1), o flip-flop comuta (ou seja, muda de estado) e a saída é Q = 0 e (Q = 1.
Neste caso, dizemos que o flip-flop está no estado de RESET ou em zero.
Aplicando simultaneamente nas entradas SET e RESET um nível lógico alto 
(S = R = 1), obtemos um estado indeterminado:
 
 _ 
 Q = Q = 1
Voltando ao estado de repouso (R = S = 0), a saída com o tempo de transição mais baixa torna-se alta.
Flip-flops do tipo R-S com clock 
Os sistemas seqüenciais requer que os flip-flops mudem de estado em sincronismo com o pulso de “clock”.
Isto se consegue transformando o esquema da fig. D07.1 no da fig. D07.2.
Durante o tempo que não foi aplicado pulso de entrada, o flip-flop mantém-se no estado em que estiver, independente dos valores de R e de S.
Fig. D07.2
�
Se aplicar um pulso de clock e se as entradas são: R = S = 0, o flip-flop permanece estável mantendo o nível de saída que tinha (Qn+1 = Qn).
Portanto se: R = 0 e S = 1, a saída da porta 1 vai ao nível 0, possibilitando a comutação.
Em correspondência com um novo pulso de clock e se: R = 1 e S = 0, o “latch” muda outra vez de estado e as saídas adquirem o valor Q = 0 e (Q = 1.
No caso em que: R = S = 1, quando chega o pulso de clock, as saídas do flip-flops teriam que passar ao nível 1.
Como já foi visto, isto representa um estado indeterminado.
Flip-flops do tipo J-K
Os flip-flops J-K derivam dos flip-flops R-S com clock, onde os sinais de saída são enviados até entrada (veja a fig. D07.3). _
Suponhamos que um flip-flop esteja no estado: Q=0 e Q=1.
Se a entrada de dados J estiver no nível 1 em correspondência com um pulso de clock, a saída da porta 1 comuta no nível 0 e a célula de memória composta pelas portas 3 e 4 muda de estado. O novo estado será:
 
 _
Q = 1 e Q = 0
Este flip-flop permite eliminar a indeterminação que existia nos flip-flops R-S com clock, quando ambas entradas estavam no nível 1. Portanto se:
 
 _
Q = 1 Q = 0 J = K = 1
quando chega o pulso de clock só a porta 2 deixa passar os dados de entrada, enquanto a porta 1 os bloqueia.
Fig. D07.3
O nível zero obtido na saída da porta 2 provoca a comutação do elemento de memória (portas 3 e 4).
Acabamos de ver que quando ambas entradas são altas não há indeterminação, sendo que ocorre mudança de estado das saídas.
Flip-flops do tipo J-K Master - Slave
Nos flip-flops J-K pode ser verificado certa indeterminação se a duração do pulso de clock é demasiada elevada em relação aos tempos de propagação.
Suponhamos que um flip-flop esteja nas condições: 
 _
Q = 0 Q = 1 J = K =1
Ao aplicar um pulso de clock, depois do tempo de propagação “t” das portas a saída é: 
 _
Q = 1 e Q = 0.
Mas já que todos os sinais de entradas ainda são ativos, as saídas teriam que oscilar entre os estados 0 e 1 e, ao finalizar o pulso, o estado do flip-flop seria indeterminado.
Para corrigir este inconveniente foi construído o flip-flop do tipo J-K Master-Slave, denominado J-K, que é ilustrado na fig. D07.4.
Este flip-flop está constituído por uma conexão seguida de dois flip-flops R-S com realimentação na saída do segundo (chamado “Slave” - Escravo) para a entrada do primeiro (chamado “Master” Mestre).
Na entrada do “Slave” são aplicados pulsos invertidos em relação aos aplicados no “Master”.
Fig. D07.4
�
Se as entradas PRESET e CLEAR não são ativas (Pr = Cr = 1), ao chegar um pulso de clock o “Master” poderá mudar de estado lógico segundo a tabela verdade seguinte:
	
tn
	
tn+1
	
J
	
K
	
Qn+1
	
0 0 1 1
	
0 1 0 1
	 
Qn 
0 
1 
Qn
 Pr = Cr =1
 
Dado que o “Slave” permanece bloqueado durante o período em que o pulso de “clock” é alto, as saídas Q não variam.
No momento em que o pulso de clock passa de 1 a 0 o “Slave” muda de estado, e o “Master” fica bloqueado.
Em outras palavras, os dados presentes em J e em K são transferidos, primeiro o “Master” em correspondência com a parte positiva do pulso de clock, logo o “Slave” em correspondência com a parte negativa do sinal: desta maneira os estados de indeterminação das saídas são completamente eliminados.
Flip-flops do tipo D
Se modificar um flip-flop J-K agregando-lhe um inversor (como mostra a fig. D07.5 a), de modo que a entrada K seja o complemento de J, se obterá um conjunto conhecido como flip-flop do tipo D, onde D = “DATA” (fig. D07.5 b).
Seu funcionamento é muito simples: quando chega um pulso de clock, o dado presente na entrada é transferido na saída mantendo-se nela.
Fig. D07.5
Flip-flop do tipo T
Colocando as entradas J e K de um flip-flop J-K sempre no estado lógico 1 se obtém um flip-flop que se denomina do tipo T (T significa “TOGGLE”).
Este flip-flop inverte o estado das saídas toda vez que o pulso de entrada aplicado na linha T passa do estado 1 ao estado 0.
Na fig. D07.6 está ilustrado o esquema (a) e o símbolo lógico (b) de um flip-flop do tipo T.
Fig. D07.6
REDES LÓGICAS SEQÜENCIAIS
As redes lógicas combinacionais examinadas anteriormente estão caracterizadaspelo fato de que as saídas dependem somente do estado das entradas em cada momento.
Fig. D07.7
As redes que também possuem células de memória onde são memorizados os estados das saídas dos momentos anteriores para que a rede possa voltar a utilizá-las como entradas, são denominadas redes lógicas seqüenciais.
Na fig. D07.7 está ilustrada uma rede seqüencial normal.
Um exemplo típico de rede seqüencial é o flip-flop, onde as informações são memorizadas até que sejam armazenadas outras informações.
“Clock” 
Geralmente nos circuitos seqüenciais está também presente um terminal de temporização - chamado “clock” (CK) - cuja função é a de ativar as eventuais variações de saída.
Em outros termos, um sinal de clock detectado por um nível adequado ou por uma transição lógica no terminal CK do circuito ativa as eventuais variações de saída, quando este sinal não estiver presente, as saídas são bloqueadas num nível estável (neste caso mantém armazenada a última variação produzida), tornando-as insensíveis nas eventuais variações presentes nos bornes de entrada.
Normalmente, os sinais de clock tem a forma representada na fig. D07.8.
A duração “t” do pulso deve ser geralmente menor que o período “T”.
Os geradores de clock são dispositivos que normalmente não possuem entradas, e cuja saída fornece um sinal de onda quadrada.
Estes dispositivos podem ser montados de vários modos: com componentes discretos (UJT, FET e MOS), com circuitos integrados lineares (amplificadores operacionais), ou com portas lógicas digitais.
Este último é o caso tratado neste capítulo.
Fig. D07.8
�
Gerador de clock com portas lógicas
Este tipo de gerador é o mais usado nos sistemas digitais, e utiliza portas lógicas.
Todas as portas inversoras (NOT, NAND, NOR e EX OR) são aptas para realizar um gerador de clock: no entanto, deveriam ser do tipo “Schmitt Trigger” quer dizer, com níveis de entrada diferentes também adequadas para processar sinais analógicos (embora isto não seja indispensável).
Descrevemos o funcionamento do gerador de clock do nosso equipamento.
Seu esquema elétrico é o que está representado na fig. D07.9.
Fig. D07.9
Para facilitar a descrição de seu funcionamento, na fig. D07.10 mostra como evoluem as tensões de entrada e de saída do inversor.
 Fig. D07.10
 Vsh = Tensão de entrada alta
 Vsl = Tensão de entrada baixa
 
Comecemos por exemplo, pelo ponto onde o sinal de saída passa ao estado alto.
Para que se realize esta passagem, a tensão de entrada deve ser igual a Vsl; neste ponto começa o novo período T.
Já que a saída é de +5 V, por efeito da resistência a tensão de entrada também tende a tornar-se +5 V segundo uma lei exponencial.
No entanto, quando chega o valor de tensão Vsh, o circuito NOT reconhece na entrada o estado alto, e faz com que a saída passe para o estado baixo.
Em conseqüência, a tensão de entrada tende a diminuir até chegar ao valor de entrada Vsl, quer dizer, quando se realiza a nova comutação no estado alto.
Os tempos t1 e t2 são calculados por meio das equações exponenciais que expressam a evolução de carga e descarga do capacitor, e são diretamente proporcionais a constante de tempo C . R: quanto maior, mais longo o período e mais baixa a freqüência.
A ponte móvel presente na fig. serve para conectar vários capacitores em paralelo no circuito multivibrador: se estiver acionado, a freqüência diminui (1 Hz), de outro modo será alta (1 KHz).2
D07.2 Exercícios
MCM8 Desconectar todos os jumpers
SIS1 Colocar todos os interruptores na posição “OFF”
SIS2 Introduzir o código de lição: D07
Montar um flip-flop do tipo R-S como mostra a fig. D07.11.
Q1. Porque os Leds LD1 e LD2 (saídas do flip-flop) estão respectivamente acesos e apagados? 
 SET
 A B
 1 2 Porque o sinal “Set” é ativo.
 2 4 Porque o sinal “Reset” é ativo.
 3 1 Porque nenhum sinal é ativo.
 4 3 Porque o valor lógico da entrada “Reset” é alto.
Fig. D07.11
Desconectar o jumper J27, e conectar J30 como indica a fig. D07.12
Fig. D07.12
Q2. Porque as saídas do flip-flop estão no estado mostrado pelos Leds LD1 e LD2?
 SET
 A B
 1 3 Porque o nível lógico do sinal “Set” é alto.
 2 4 Porque as entradas “D” estão livres.
 3 2 Porque o nível lógico do sinal “Reset” é baixo.
 4 1 Porque o nível lógico do sinal “Reset” é alto.
SIS1 Colocar o interruptor S6 na posição “ON”
SIS2 Pressione “INS”
�
Q3. Porque agora os Leds LD1 e LD2 se acendem?
 SET
 A B
 1 4 Porque o Led LD1 não funciona corretamente.
 2 1 Porque tanto o nível do sinal “Set” como o do sinal “Reset” é baixo (condição de indeterminação).
 3 2 Porque o sinal de dados (“DATA”) não está conectado.
 4 3 Porque o Led LD1 não funciona corretamente.
SIS1 Colocar o interruptor S6 na posição “OFF”
Montar um flip-flop do tipo D como mostra a fig. D07.13.
Fig. D07.13
Colocar o interruptor SW1 na posição “ON”
Desconectar o jumper J30.
Pressione o pulsador PS1.
Q4. Porque o Led LD1 acende ao pressionar o pulsador PS1?
 SET
 A B
1 3 Porque ao passar a borda de subida do sinal aplicado em CK, a saída Q assume o nível lógico da entrada D.
2 1 Porque o nível do sinal “Set” é alto.
3 4 Porque o nível do sinal “Reset” é alto.
4 2 Porque tanto o nível do sinal “Reset” como o do sinal “Set” é alto.
Pressione várias vezes o pulsador PS1.
Q5. Porque o estado das saídas fica igual?
 SET 
 A B
1 3 Porque o sinal gerado por PS1 proporciona sempre à saída Q o mesmo sinal que é aplicado em D.
2 1 Porque o sinal “Set” do flip-flop é sempre ativo.
3 4 Porque o flip-flop está sempre reseteado.
4 2 Porque a cada pulso de clock o flip-flop inverte sua saída.
Colocar o interruptor SW1 na posição “OFF”.
Pressione o pulsador PS1. 
Q6. Porque as saídas do flip-flop são as que visualizam LD1 e LD2?
 SET
 A B
1 3 Porque a cada pulso de clock as saídas são invertidas.
2 4 Porque ao passar a borda de subida do sinal “CK” o nível lógico de D vale 1.
3 2 Porque ao passar a borda de subida do sinal “CK” o nível lógico de D vale 0.
4 1 Porque mudou o sinal aplicado na entrada “Reset”.
SIS1 Colocar o interruptor S6 na posição “ON”
SIS2 Pressione “INS”
Pressione várias vezes o pulsador PS1.
Q7. Porque o nível do sinal Q (LD 1) é sempre alto?
 SET
 A B
 1 3 Porque foi conectado em curto-circuito o sinal “Set” ao terra.
 2 1 Porque o sinal “Reset” está livre.
 3 4 Porque não há sinais na entrada D.
 4 2 Porque o nível do sinal de entrada de D é alto.
SIS1 Colocar o interruptor S6 na posição “OFF”
Montar um flip-flop de tipo T como mostra a fig. D07.14.
Fig. D07.14
Verificar se os Leds LD1 e LD2 acendem alternadamente ao pressionar continuamente o pulsador PS1.
Pressione várias vezes o pulsador PS1.
Q8. Porque o nível do sinal de saída se inverte a cada pulso de clock?
 SET
 A B
 1 3 Porque a saída inversa está conectada com a entrada D.
 2 1 Porque o sinal do relógio é ativo durante a borda de descida.
 3 4 Porque o sinal do relógio é ativo durante a borda de subida.
 4 2 Porque o nível do sinal do relógio e o de D é alto.
Montar um flip-flop do tipo J-K como mostra a fig. D07.15.
Colocar o interruptor SW1 na posição “ON”, e o SW2 na posição “OFF”.
Fig. D07.15
Q9. Que nível tem a saída depois de aplicado o pulso de clock?
 SET
 A B
 1 2 Um nível alto.
 2 4 Um nível baixo.3 1 O nível permanece igual ao que a saída tinha antes da chegada do pulso de clock. 
 4 3 O nível muda em qualquer caso.
Colocar ambos interruptores na posição “ON”, e verificar se o comportamento é análogo ao do flip-flop do tipo T.
 Questionário Recapitulativo
10. Com quais portas lógicas podem ser construídos os flip-flops?
 SET
 A 
 1 NAND
 2 OR
 3 OR EXCLUSIVA
 4 AND
11. O que significa se um flip-flop está num estado de indeterminação? 
 SET
 A 
1 Que as saídas não estão no nível 0, nem no nível 1.
2 Que o flip-flop tende a oscilar de modo indefinido.
3 Que ao voltar do estado indeterminado não se pode saber qual é a saída alta.
12. O que é uma rede seqüencial?
 SET
 A 
 1 Uma rede em elo que repete sempre o mesmo ciclo de trabalho.
 2 Uma rede onde as saídas dependem somente das entradas.
 3 Uma rede que contém também células de memória que mantém o estado das saídas, as que dependem não só das entradas mas também de sua “história”.
 4 Uma rede formada por uma seqüência de portas lógicas elementares (por exemplo portas AND).
13. Quando os sinais podem mudar de estado numa rede seqüencial provida de clock? 
 SET
 A 
 1 Em qualquer momento: depende das entradas.
 2 Quando o sinal do clock é alto.
 3 Em correspondência com as bordas de subida ou de descida do sinal de clock.
 4 Em correspondência com o período “T” do sinal de clock.
14. O que devem conter absolutamente as redes seqüenciais?
 SET
 A 
 1 Células de memória.
 2 Flip-flops J-K.
 3 Portas AND ou OR.
 4 Geradores de pulsos ou de clock.
 
LIÇÃO D08
REGISTRADORES DE DESLOCAMENTO
Objetivos didáticos:
Células de memória e registros;
Os registradores de deslocamento;
Modos de entrada e de saída;
O circuito integrado SN74LS95.
Material disponível
Unidade básica para sistemas IPES (fonte de alimentação mod. PSU/EV com suporte para módulos mod. MU/EV e Unidade de Controle Individual mod. SIS1/SIS2/SIS3)
Módulo de experimentação mod. MCM8/EV
Multímetro
Osciloscópio.
�
D08.1 Noções Teóricas
Dado que um flip-flop pode memorizar uma informação binária (de 1 bit), um conjunto de “n” flip-flops poderá memorizar “n” informações binárias (de “n” bits).
Um conjunto de flip-flops organizados para registrar informações denomina-se registradores.
Nas aplicações com microprocessadores cada flip-flop também se denomina “célula de memória”.
Se um registro tem a possibilidade de transmitir seqüencialmente informações de uma célula a outra, denomina-se “registrador de deslocamento” (“Shift Register”).
Num registrador de deslocamento normal, os bits que constituem um dado binário podem entrar em uma única linha, tanto em série, como em correspondência com cada pulso de clock, seja em paralelo e todos ao mesmo tempo com um único pulso de clock.
A saída do registrador de deslocamento pode ser do tipo série (quando os bits se deslocam ao longo das células de memória, um de cada vez e em correspondência com cada pulso de clock), ou então, do tipo paralelo (quando os bits são apresentados simultaneamente nas “n” saídas).
Os flip-flops que compõem a corrente de um registrador de deslocamento podem ser do tipo R-S (com clock) ou do tipo J-K Master-Slave; o flip-flop de entrada é geralmente do tipo D.
Na fig. D08.1 está representado um simples registrador de deslocamento de 4 etapas realizado com 4 flip-flops J-K, com a entrada e a saída em série.
Agora examinaremos como se movem os bits num registrador de deslocamento.
Supondo que o dado de entrada é 0001.
O primeiro bit aplicado na entrada em série é memorizado no primeiro flip-flop até chegar o primeiro pulso de clock.
A saída do primeiro flip-flop será: 
 __
Q0 = 1 e Q0 = 0
No segundo pulso de clock, o primeiro flip-flop muda de estado levando sua saída Q1 a 0, dado que os níveis das entradas são:
J0 = 0 e K0 = 1
e a saída Q do segundo flip-flop passa do nível alto porque suas entradas valem:2
J1 = 1 e K1 = 0
Fig. D08.1
Na chegada do terceiro pulso de clock, o primeiro flip-flop fica no mesmo estado, e o segundo comuta fazendo com que sua saída Q seja baixa, e o terceiro muda de estado levando sua saída Q3 ao nível 1.
Assim se realiza a transferência em série da informação na entrada até a saída.
Em alguns registradores de deslocamento especiais as informações podem ser deslocadas tanto para direita (“shift-right”) como para esquerda (“shift-left”).
O circuito integrado SN74LS95
O circuito integrado SN74LS95 contém um registrador de deslocamento de 4 bits com a entrada e a saída tanto em série como em paralelo; além de permitir o deslocamento para a direita e para a esquerda (este último modo de funcionamento é obtido graças a uma conexão exterior).
Nas figs. D08.2 e D08.3 estão representados os “pinos”, e o esquema interno deste circuito integrado.
D08.2 Exercícios
MCM8 Desconectar todos os jumpers
SIS1 Colocar os interruptores na posição “OFF”
SIS2 Introduzir o código de lição: D08
Montar o circuito da fig. D08.4
Fig. D08.4
Levar o interruptor SW2 (“MODE CONTROL”) à posição “OFF” e selecionar a cifra 0 com o “BCD SELECTOR”.
Colocar o interruptor SW1 na posição “OFF” e alimentar o circuito.
Levar o interruptor SW1 na posição “ON”, e pressionar uma vez o pulsador PS1.
Q1. Quais das seguintes ações se executam com o pulsador PS1?
 
 SET
 A B
 1 3 A carga em paralelo.
 2 1 O deslocamento para a direita.
 3 4 O deslocamento para a esquerda.
 4 2 O incremento do valor das saídas.
Deixe os interruptores SW1 e SW2 na posição em que estavam, e pressione três vezes o pulsador PS1.
Q2. Porque os leds LD1, LD2, LD3 e LD4 acendem?
 SET
 A B
 1 4 Porque com quatro pulsos de clock os valores iniciais das saídas se invertem.
 2 3 Porque a cada pulso de clock se incrementam as saídas.
 3 1 Porque com quatro pulsos de clock se carregam os quatro dados D1, D2, D3 e D4. 
 4 2 Porque depois de quatro pulsos de clock o dado presente na entrada “SERIAL” se introduz quatro vezes.
Colocar o interruptor SW1 na posição “OFF”. Pressione outra vez o pulsador PS1.
Q3. Porque o Led LD1 se apaga?
 SET
 A B
 1 4 Porque agora o deslocamento se realiza para a esquerda.
 2 3 Porque a carga se realiza em paralelo.
 3 1 Porque o dado em série vale 0.
 4 2 Porque há um decremento na saída.
SIS1 Colocar o interruptor S13 na posição “ON”
SIS2 Pressione “INS”
Pressionar várias vezes PS1 e mudar de estado de SW1.
Q4. Porque o Led LD1 nunca se acende?
 SET
 A B
 1 3 Porque na saída chega o valor D1. 
 2 4 Porque não se efetua nenhum deslocamento.
 3 2 Porque qualquer que seja o dado em série, a saída Qa permanece conectada em curto-circuito com o terra.
 4 1 Porque ainda que SW1 valha 1 o nível do dado introduzido será sempre baixo.
SIS1 Colocar o interruptor S13 na posição “OFF”
Montar agora o circuito da fig. D08.5.
Colocar o interruptor SW1 na posição “OFF” e o interruptor SW2 na posição “ON”.
Mediante o seletor BCB, programar um valor qualquer (por exemplo, 7).
Pressione um vez o pulsador PS1.
Fig. D08.5
Q5. Da observação dos Leds que indicam o estado das saídas deduzir que operação foi efetuada.SET
 A B
 1 3 Foi efetuado o deslocamento (“SHIFT”) para a direita.
 2 4 Foi efetuado o deslocamento (“SHIFT”) para a esquerda.
 3 1 Foi colocado a zero (RESET) o dispositivo.
 4 2 Foi efetuada a carga em paralelo.
D08.3 Questionário Recapitulativo
Q6. Quais são as aplicações possíveis de um registrador de deslocamento?
 SET
 A B
 1 3 Como conversor em série-paralelo de números binários.
 2 1 Como somador.
 3 2 Como divisor de freqüência.
Q7. De que tipo podem ser os flip-flops que constituem a corrente de um registrador de deslocamento?
 SET
 A B
 1 2 R-S.
 2 3 R-S com sinal de clock.
 3 4 D.
 4 1 T.
Q8. De que tipo é a saída do circuito integrado SN 74LS95?
 SET
 A B
 1 3 Só em paralelo.
 2 l Só em série.
 3 2 Tanto em paralelo como em série.
Q9. Quantos bits pode memorizar um registrador de deslocamento, se “n” é o número de etapas?
 SET
 A B
 1 5 2 . n bits.
 2 4 1 bit.
 3 2 2 bits.
 4 1 n bits.
 5 3 2( bits. 
 
LIÇÃO D09
DECODIFICADORES
Objetivos didáticos:
Visualização dos dados numéricos;
Teste da tabela verdade de um conversor BCD para segmentos;
O “Decoder-Driver” (decodificador excitador) integrado SN74LS17;
Análise dos dispositivos de visualização;
Os displays de 7 segmentos;
Teste do controle dos displays de 7 segmentos;
Verificação experimental de visualização de valores binários.
Material disponível
Unidade básica para sistemas IPES (fonte de alimentação mod. PSU/EV com suporte para módulos mod. MU/EV e Unidade de Controle Individual mod. SIS1/SIS2/SIS3);
Módulo de experimentação mod. MCM8/EV;
Multímetro;
Osciloscópio.
�
D09.1 Noções Teóricas
Se num sistema digital é necessário introduzir valores numéricos binários (porque os circuitos lógicos assim o requer) e não desejam compor as cifras binárias uma de cada vez, é necessário utilizar um decodificador decimal-binário, denominado “Encoder”.
Decodificador decimal-BCD
Um decodificador decimal-binário consiste de uma rede lógica combinacional com dez entradas (decimais em “0” até “9”) e quatro saídas binárias.
A saída binária pode ser representada só com os números que vão de “0” a “9”; neste caso falamos do código BCD (“Binary Coded Decimal”).
Fig. D09.l
Não é bom que as entradas se ativem uma de cada vez, portanto, é necessário utilizar decodificadores de propriedade, que normalmente consideram ativa só a entrada de maior peso.
Na fig. D09.1 pode ser observada a tabela verdade de um decodificador decimal-BCD e na fig. D09.2 seu símbolo lógico.
Na fig. D09.3, está ilustrado o esquema elétrico de um decodificador sem prioridade que funcione com lógica positiva (isto é com as linhas de entrada ativas a nível alto) e que é capaz de realizar a função requerida.
Este decodificador não apresenta a entrada 0, porque geralmente esta não é requerida nos circuitos lógicos.
Pelo contrário, na fig. D09.4 está o esquema lógico interno do circuito integrado SN74LS47, que é um decodificador decimal BCB de prioridade e que funciona com lógica negativa tanto na entrada como na saída (as linhas são ativas quando tem um nível baixo).
Fig. D09.2
�
Decodificador binário-decimal
Nos sistemas digitais é muito importante visualizar os valores dos números binários presentes nas diferentes seções dos circuitos, ou então, ativar diferentes dispositivos ao variar uma configuração binária.
Para conseguir tais finalidades se utiliza o decodificador binário-decimal.
Este dispositivo está constituído por uma rede lógica combinacional com quatro linhas de entrada do tipo binário, e dez linhas de saída do tipo decimal.
Nas entradas deverá ser aplicado um código do tipo BCD que provoque a ativação da linha de saída, correspondente ao número aplicado.
Fig. D09.5
Na fig. D09.5 está representada a tabela verdade de um decodificador binário-decimal, com saída de lógica negativa, constituído pelo circuito integrado SN74LS42.
A fig. D09.6 a) representa o esquema interno deste circuito integrado, e a fig. D09.6 b) a disposição de seus “pinos”.
Fig. D09.6 a)
Fig. D09.6 b)
�
D09.2 Exercícios
MCM8 Desconectar todos os jumpers
SIS1 Colocar o interruptor na posição “OFF”
SIS2 Introduzir o código de lição: D09
Observar o circuito da fig. D09.7.
Mediante o seletor BCD programar o valor 6.
Q1. Observar a ligação do Led LD9. Qual deve ser o valor das entradas A, B, C e D para que se acenda este Led?
 A B C D
 SET
 A B
 1 4 0 0 0 0
 2 3 0 1 0 1
 3 5 1 0 1 0
 4 2 0 1 1 0
 5 1 1 1 1 1
SIS1 Colocar o interruptor S8 na posição “ON”
SIS2 Pressione “INS”
Com o seletor BCD, variar o valor visualizado até que se obtenha todos os valores possíveis. 
Q2. O que se observa neste circuito?
 SET
 A B
 1 5 O Led aceso não muda.
 2 1 Os Leds não se acendem em correspondência com seu valor BCD.
 3 3 O Led LD15 não funciona.
 4 2 O dado D4 sempre está aterrado.
 5 4 Os dados D1, D2, D3 e D4 não são decodificados corretamente.
 Questionário Recapitulativo
Q3. Que função tem um decodificador decimal-binário?
 SET
 A 
 1 A de converter um sinal analógico em outro digital.
 2 A de converter um número BCD em outro hexadecimal.
 3 A de converter um número decimal representa- do, pelo estado de um grupo de linhas num número binário.
 4 A de converter um número decimal representado, pelo estado de um grupo de linhas numa seqüência de 4 bits.
Q4. O que significa prioridade?
 SET
 A 
 1 Que as entradas devem ser ativas uma de cada vez.
 2 Que é considerada ativa a entrada de maior peso (ou menor).
 3 Que quando as entradas são ativas as saídas não são.
 4 Que é considerada ativa só a primeira entrada habilitada.
Q5. Quantas entradas e saídas tem um decodificador decimal-BCD sem prioridade?
 SET
 A 
 1 10 entradas e 3 saídas.
 2 9 entradas e 3 saídas.
 3 10 entradas e 4 saídas.
 4 9 entradas e 4 saídas.
Q6. Para que serve um decodificador binário-decimal?
 SET
 A 
1 Para visualizar um número binário em forma decimal.
2 Para efetuar uma contagem.
3 Para introduzir dados binários num sistema digital.
Q7. Que tipo de código deve ser fornecido nas entradas de um decodificador binário-decimal? 
 SET
 A 
 1 BCD.
 2 Excesso 3.
 3 Puramente Binário
 4 Gray.
 5 Decimal.
Q8. Quantas entradas e saídas tem um decodificador binário-decimal SN 74LS42?
 SET
 A B
 1 5 10 entradas e 4 saídas.
 2 1 4 entradas e 9 saídas.
 3 4 9 entradas e 4 saídas.
 4 3 4 entradas e 10 saídas.
 5 2 3 entradas e 10 saídas.
Q9. Um decodificador binário-decimal está constituído por:
 SET
 A B
 1 3 portas lógicas e flip-flops.
 2 1 portas lógicas. 
 3 4 flip-flops.
 4 2 Nenhum destes tipos de componentes.
LIÇÃO D10
“DRIVER-DISPLAY” DE 7 SEGMENTOS
Objetivos didáticos:
Decodificação BCD para 7 segmentos.
Dispositivos de visualização.
Material disponível
Unidade básica para sistemas IPES (fonte de alimentaçãomod. PSU/EV com suporte para módulos mod. MU/EV e Unidade de Controle Individual mod. SIS1/SIS2/SIS3);
Módulo de experimentação mod. MCM8/EV;
Multímetro;
Osciloscópio.
�
D10.1 Noções Teóricas
Decodificação BCD para 7 segmentos
Muitas vezes, os dados processados pelos equipamentos é preciso visualizá-los em forma numérica.
Isto se resolve usando dispositivos de visualização de sete segmentos (displays ou telas de apresentação visual) que representam os números decimais de “0” até “9”.
Alguns displays representam todo o sistema de numeração hexadecimal, visualizando as letras de “A” até a “F” no lugar dos números de “10” até “15”.
A visualização de números ou de caracteres alfanuméricos se controla através de etapas decodificadoras que fornecem níveis de tensão de saída adequados, ou por meio de etapas decodificadoras de controle (“decoder/driver”), as quais se diferenciam das anteriores porque no mesmo circuito integrado também contém a parte de potência.
Esta rede lógica particular permite visualizar por meio de um display de 7 segmentos, os números expressos em código BCD (que vão de “0” até “9”).
Tem 4 entradas que correspondem aos quatro bits do código BCD, e 7 saídas, cada uma das quais controla um segmento do display.
Na fig. D10.1 pode ser observada a disposição dos 7 segmentos de um display, com a correspondente visualização dos números.
Na fig. D10.2 está representada a tabela verdade do circuito de decodificação de um display de anodo comum.
As funções de saída são negadas; sendo que uma saída de nível baixo ( 0 ) corresponderá a um segmento acionado.
Os códigos de entrada superiores a 9 não são válidos e as saídas são insignificantes.
Decodificador BCD para 7 segmentos (SN74LS47)
Nosso equipamento também possui um decodificador para display do tipo SN74LS47, com saídas negadas (veja a tabela verdade da fig. D10.2). Na fig. D10.3 está representada a disposição dos “pinos”, e na fig. D10.4 se reproduz o esquema elétrico interior deste decodificador.
Com o terminal de entrada LT (“Lamp Test”) é efetuado o controle do display, ligando todos segmentos ao mesmo tempo, enquanto que os terminais RB (“Ripple Blanking” ou desligado) servem para que os displays fiquem desligados quando precisar visualizar zeros não significativos.
Dispositivos de visualização com leds
Este tipo de dispositivos é muito difundido, sobretudo para a visualização numérica ou alfanumérica das unidades periféricas dos computadores nos instrumentos digitais, etc. 
Os LEDS (“Light Emitter Diodes”) tem características elétricas muito convenientes em relação aos velhos tipos de apresentação visual (tubos de Nixie, de incandescência, etc.), já que estão caracterizados por correntes limitadas e tensões de funcionamento baixas, e porque podem ser utilizadas nas operações de multiplexação.
�
Existe três tipos principais de displays por leds:
a) de matriz de pontos (por exemplo, 5 x 7);
b) de 14, 16 ou 18 segmentos;
c) de 7 segmentos.
Já que não é necessário visualizar todas as letras do alfabeto, normalmente é preferível usar os displays de 7 segmentos, já que são mais baratos que os outros, e que sua decodificação é mais simples.
Display de 7 segmentos
Os displays de 7 segmentos estão constituídos por pequenas barras (os segmentos) como indica a fig. D10.1, que permitem representar pelo menos 16 símbolos ou caracteres, dez dos quais são normalmente números (fig. D10.2), além do ponto decimal.
Estes dispositivos de vários tamanhos e cores possuem ótimas característica de luminescência.
Do ponto de vista elétrico os LEDS se comportam como diodos de estado sólido normais, com a única diferença de que com polarização direta entre o anodo e o catodo há uma tensão maior.
Para que a luminosidade seja uniforme e constante em cada segmento é preciso que o dispositivo seja controlado por corrente e não por tensão.
Existe dois tipos principais de displays de 7 segmentos:
a) os de catodo comum, controlados por lógica positiva;
b) os de anodo comum, controlados por lógica negativa.
 Neste equipamento está montado um display de anodo comum.
D10.2 Exercícios
MCM8 Desconectar todos os jumpers
SIS1 Colocar todos os interruptores na posição “OFF”
 SIS2 Introduzir o código de lição: D10
Montar o circuito da fig. D10.7
Fig. D10.7
Colocar os interruptores SW1 e SW2 na posição “ON”.
Girar o cursor do potenciômetro de CK2 e verificar a variação da luminosidade do display, ao mudar o ciclo de serviço (“DUTY-CYCLE”) de CK2 (“clock” 2).
Com o seletor BCD selecionar a cifra 1.
Q1. Qual é o valor da cifra 1 no código 7-segmentos?
 a b c d e f g
 SET
 A B
 1 3 0 0 0 0 0 0 0
 2 1 1 1 1 1 0 0 0
 3 4 0 1 1 0 0 0 0
 4 2 1 1 1 1 1 1 1
SIS1 Colocar o interruptor S5 na posição “ON”
SIS2 Pressione “INS”
Mudar a cifra selecionada com o seletor BCB.
Q2. Que anomalia foi encontrada?
 SET
 A B
 1 5 Todos os segmentos do display estão sempre acesos.
 2 1 A cifra visualizada é diferente da prevista.
 3 6 O segmento “a” nunca se acende.
 4 3 O nível do sinal “Lamp Test (LT) do circuito excitador do display (“display driver”) é sempre alto.
 5 4 O segmento “f” está sempre aceso.
 6 2 O Led do segmento “b” não funciona.
SIS1 Colocar o interruptor S5 na posição “OFF”
Montar o circuito da fig. D10.8.
Com o seletor BCD na cifra 4, colocar o interruptor SW3 na posição “OFF”. 
Fig. D10.8 
�
Q3. Porque todos os segmentos do display se apagam?
 SET
 A B
 1 5 Porque a cifra aplicada com D1, D2, D3 e D4 vale 0.
 2 1 Porque o display não está alimentado.
 3 6 Porque o sinal LT (Lamp Test) vale 0.
 4 2 Porque o sinal RI/RBO vale 0.
 5 4 Porque o sinal RBI vale 0.
 6 3 Porque o sinal RBI vale 1.
Colocar o interruptor SW1 na posição “OFF”.
Q4. Porque o valor 8 é visto no display?
 SET
 A B
 1 5 Porque 8 corresponde ao dado decimal dos sinais conectados a A, B, C e D.
 2 3 Porque o display não funciona corretamente.
 3 4 Porque o anodo dos segmentos LED está conectado a uma tensão de +5 V.
 4 2 Porque o sinal RBI é ativo.
 5 1 Porque o sinal LT (“LAMP TEST”) é ativo.
Montar o circuito da fig. D10.9.
Fig. D10.9
Com o seletor BCD selecionar a cifra 0.
Colocar os interruptores SW1 e SW2 na posição “ON”.
Q5. Qual é a função ativa atualmente?
 SET
 A B
 1 4 A de “Lamp Test” (LT).
 2 2 A de visualização da cifra aplicada nas entradas A, B, C e D.
 3 1 A RBI.
 4 3 Nenhuma das respostas anteriores.
Colocar o interruptor SW2 na posição “OFF”, e variar várias vezes a cifra vista entre 0 e 1.
Q6. Qual é a função ativa agora?
 SET
 A B
 1 4 Visualizar a cifra aplicada nas entradas.
 2 3 A de LT (“Lamp Test”).
 3 1 Todos os segmentos estão sempre acesos.
 4 2 A RBI.
Levar os interruptores SW1 e SW2 na posição “OFF”.
Q7. Quais são as funções ativas agora?
 SET
 A B
 1 5 Visualizar a cifra.
 2 3 A RBI.
 3 1 As de LT e RBI ao mesmo tempo.
 4 2 A de lampejar os segmentos.
 5 4 O display está completamente ligado (LAMP TEST).
D10.3 Questionário Recapitulativo
Q8. Como são solucionados os problemas de visualização dos dados numéricos nos sistemas digitais?
 SET
 A B
 1 3 Com displays de 7 segmentos.
 2 1 Com um multímetro.
 3 2 Com um contador.
Q9. Num decodificador BCD para 7 segmentos, são representados todos os númerosde 0 até 15, isto é:
 SET
 A B
 1 1 verdadeiro.
 2 2 falso.
Q10. Num decodificador de display de 7 segmentos que funciona com lógica negativa (display de anodo comum) uma saída de nível baixo representa um segmento ligado; isto é: 
 
 SET
 A B
 1 2 verdadeiro.
 2 1 falso.
Q11. Que tipo de display convém usar para visualizar os caracteres do alfabeto?
 SET
 A B
 1 4 Um display de 7 segmentos.
 2 2 Um display de 14-16 e 18 segmentos.
 3 1 Um display de matriz de pontos (por exemplo: 6 x 8).
 4 3 Um tubo de Nixie.
Q12. Como se excita normalmente um display de led?
 SET
 A B
 1 1 Por corrente.
 2 2 Por tensão.
Q13. O que pode representar um display de 7 segmentos?
 SET
 A B
 1 4 Só os números de 0 até 9.
 2 1 Só os números de 0 até 15.
 3 2 Todos os caracteres alfanuméricos.
 4 3 Todas as letras do alfabeto.
LIÇÃO D11
SOMADORES-COMPARADORES-SELETORES BCD
 
Objetivos didáticos:
Somadores binários: princípio de fundamento;
Meio-somadores de 1 bit;
Somadores “Full Adder”;
Conexão seguida de somadores completos;
Verificação do funcionamento dos somadores;
Características dos comparadores binários;
Teste e utilização de um comparador elementar de 1 bit;
Teste e utilização de um comparador integrado de 4 bits;
Constituição de pré-seletores rotativos;
Pré-seletor BCD;
Uso dos pré-seletores rotativos.
Material disponível
Unidade básica para sistemas IPES (fonte de alimentação mod. PSU/EV com suporte para módulos mod. MU/EV e Unidade de Controle Individual mod. SIS1/SIS2/SIS3);
Módulo de experimentação mod. MCM8/EV;
Multímetro;
Osciloscópio.
�
D11.1 Noções Teóricas
Muitos circuitos lógicos devem ser equipado com dispositivos capazes de efetuar a soma entre dois números binários: para esta finalidade são utilizados os circuitos somadores.
Princípio de funcionamento dos somadores binários
Um somador dever ser capaz de efetuar somas binárias e indicar os transportes. É um circuito combinacional onde as saídas dependem só da entrada.
Fig. D11.1
Na fig. D11.1 estão ilustrados o circuito e a tabela verdade de um meio-somador (“half adder”) de 1 bit; é denominado assim porque não tem os transportes de entrada.
No entanto, se os números binários que precisam somar estão constituídos por mais de uma cifra, é necessário utilizar um circuito capaz de processar também outra entrada, isto é, os transportes da soma da etapa anterior.
O circuito que realiza estas operações denomina-se somador completo (“full adder”).
A partir da tabela verdade da fig. D11.2 b) e aplicando os teoremas do álgebra de Boole e os mapas de Karnaugh, é possível obter o circuito do somador completo (fig. D11.2 a).
Fig. D11.2
Conexão seguida de somadores
O somador “Full Adder” que acabamos de ver representa a célula básica dos somadores de “n” bits.
Na fig. D11.3 mostra como devemos conectar as entradas e saídas de transportes de cada célula para obter um somador de 3 bits.
Fig. D11.3
Comparadores
Estes dispositivos efetuam a comparação entre dois números binários e indicam se dois números são iguais, ou se um é maior que o outro.
Comparadores de 1 bit
Um comparador binário tem normalmente três saídas: A = B, A > B, A < B.
Já que estas dependem exclusivamente das entradas temporárias, o circuito será só por portas lógicas.
Vejamos agora como são obtidas as funções de saída de um comparador de 1 bit.
Primeiro escreva a tabela verdade considerando como variáveis os dois números de entrada (fig. D11.4).
Da tabela são deduzidas as funções que realizam as três saídas.
A rede lógica que pode resolver o problema está representada na fig. D11.5.
Fig. D11.5
Comparadores integrados de 4 bits
No circuito integrado SN74LS85 está incorporado um comparador para dois números binários de 4 bits.
Nas figs. D11.6 e D11.7 estão representados respectivamente a disposição dos “pinos” do circuito integrado, e seu esquema elétrico interno.
As entradas A < B, A = B e A > B servem para conectar seguidamente o comparador com outros circuitos iguais, obtendo desta maneira comparadores de n . 4 bits.
Fig. D11.6
Fig. D11.7
Pré-seletores BCD
Se em um sistema digital é necessário introduzir valores numéricos decimais de forma binária poderá ser utilizada uma rede denominada codificador decimal-binário.
Por outro lado, se ao mesmo tempo se pretende visualizar o número programado, mas não se quer ou não pode usar um grande número de linhas, poderão ser utilizados pré-seletores BCD.
Constituição de um pré-seletor BCD
Um pré-seletor BCD é um dispositivo eletro-mecânico que permite gerar um número binário de 0 até 9 em código BCD e visualizar seu correspondente valor decimal.
Neste está incorporado um disco de material não condutor (veja a fig. D11.8), no qual estão quatro traços condutores organizados por setores: o sinal comum é extraído de quatro contatos situados em correspondência com estes traços.
Quando gira o disco a configuração binária muda, gerando todas as combinações binárias de 0 até 9.
Na lógica positiva o terminal comum C poderá ser conectado ao borne positivo (+Vcc), quando trabalhar com lógica negativa poderá ser conectado ao terra (GND).
Fig. D11.8
D11.2 Exercícios
MCM8 Desconectar todos os jumpers
SIS1 Colocar todos os interruptores na posição “OFF”
SIS2 Introduzir o código de lição: D11
Montar o circuito da fig. D11.9.
O valor fixo 0101 é sempre somado com os valores binários escolhidos com o seletor BCD. Por sua vez, o resultado compreende a soma do valor de transportes (“CARRY IN”) programável com o interruptor SW1.
Colocar o interruptor SW1 na posição “ON”.
Com o seletor BCD programar o número 5:
Fig. D11.9
Q1. Quanto vale (no código binário) o resultado da operação realizada por IC12?
 20 21 22 23 24
 SET
 A B
 1 2 0 0 1 1 0
 2 3 1 1 0 1 0
 3 4 1 1 1 0 0
 4 1 1 1 1 0 1
Levar o transportes a nível baixo colocando SW1 em “OFF”.
Q2. Qual é a ponderação do transporte “CARRY IN” (no código decimal)? 
 SET
 A B
 1 3 0
 2 1 15
 3 2 1
 4 5 4
 5 4 8
Com o seletor BCD escolher o número 8 e observar com os LD1 até LD5 o resultado dado pelo somador.
SIS1 Colocar o interruptor S11 na posição “ON”
SIS2 Pressione “INS”
Incrementar várias vezes o número selecionado com o seletor BCD.
Q3. Que efeito foi observado?
 SET
 A B
 1 4 O dado D4 vale sempre 0 independente do seletor BCD.
 2 1 A saída (1 vale sempre 0.
 3 2 A saída é igual a soma dos 2 números menos 2.
 4 3 O led LD4 não funciona.
SIS1 Colocar o interruptor S11 na posição “OFF”
Montar o circuito da fig. D11.10.
Os valores binários programados com o seletor BCD são comparados com o valor binário fixo 1.000. Com base no resultado desta comparação, mediante os leds LD1, LD2 e LD3 verifica-se o símbolo “igual”, “maior” ou “menor”.
Colocar os interruptores SW1 e SW2 na posição “ON”.
Com o seletor BCD programar o número 3.
Q4. Por que acende o Led LD3?
 SET
 A B
 1 2 Porque A = B.
 2 3 Porque A < B.
 3 4 Porque o nível lógico de SW1 é alto.
 4 1 Porque o nível lógico de SW2 é alto.
Q5. Qual valor (em código binário) precisa aplicar com D1, D2, D3 e D4 para que se acenda LD2?
 A1 A2A3 A4
 SET
 A B
 1 4 0 0 0 0
 2 1 1 0 0 0
 3 2 0 0 0 1
 4 3 1 1 1 1
Com o seletor BCD escolher o número 9 e verificar qual é o Led aceso.
SIS1 Colocar o interruptor S3 na posição “ON”
SIS2 Pressione “INS”
Q6. Porque o LD3 acendeu agora?
 SET
 A B
 1 4 Porque A = B.
 2 1 Porque D4 está conectado em curto-circuito com D3.
 3 2 Porque A > B.
 4 3 Porque mudou o valor de B.
�
D11.3 Questionário Recapitulativo
Q7. O que efetua um meio-somador binário de dois bits?
 SET
 A B
1 5 A soma entre dois números de 1 bit, sem transporte.
2 3 A soma entre um número de 2 bits, com transporte.
3 1 A soma entre dois números de 1 bit, com transporte.
4 2 A soma entre uma quantidade não determinada de números binários de 2 bits.
5 4 A soma entre dois números de 2 bits, sem transporte.
Q8. Quando um somador é chamado de “full adder”?
 SET
 A B
 1 3 Quando o transporte também lhe é fornecido na saída.
 2 2 Além de fornecer o transporte na saída, também tem a entrada de transporte da etapa anterior.
 3 4 Além de ter o transporte da entrada anterior, também tem o transporte na saída.
 4 1 Quando a saída fornece tanto o estado das entradas como a soma.
Q9. Como se realiza a função seguinte num meio-somador de 1 só bit?
 SET
 A B
 1 4 Com uma porta OR.
 2 3 Com uma porta AND.
 3 1 Com uma porta OR EXCLUSIVA.
 4 2 Com uma porta NAND.
Q10. Que tipo de rede é um somador binário?
 SET
 A B
1 4 Seqüencial, porque pode ter várias etapas conectadas em seqüência.
2 1 Combinacional, porque o estado das saídas não depende do estado das saídas anteriores.
3 2 Combinacional, porque não contém flip-flops J-K.
4 3 Seqüencial, porque não contém células de memória que fazem com que as saídas mantenham estáveis.
�
Q11. Quais são as saídas que um comparador binário integrado apresenta normalmente?
 SET
 A B
 1 3 A > B.
 2 1 A > B e A < B.
 3 2 A > B, A < B e A = B
Q12. Um comparador binário se realiza com uma rede lógica seqüencial; isto é:
 SET
 A B
 1 2 verdadeiro.
 2 1 falso.
Q13. Os terminais de entrada A < B, A = B e A > B servem para:
 SET
 A B
 1 2 conectar um comparador com a saída de um somador binário.
 2 3 conectar vários comparadores seguidamente.
 3 1 conectar um comparador com a saída de um decodificador de direções.
Q14. O que gera um pré-seletor BCD?
 SET
 A B
 1 4 números binários.
 2 1 códigos decimais.
 3 2 códigos BCD.
 4 3 nenhum destes.
Q15. Para que serve um pré-seletor BCD?
 SET
 A B
 1 4 Para gerar um freqüência padrão.
 2 1 Para dividir uma freqüência.
 3 2 Para converter um código BCD em decimal.
 4 3 A nenhum destes fins.
APÊNDICE A
“DATA SHEETS”
- MM74C906
- 74LS85
- 74LS83
- 74LS47
- 74LS42
- 74LS95
- 74LS74
- 74LS76
- 74LS02
- 74LS00
- 74LS32
- 74LS08
- 74LS04
- 74LS240
- 40106
- 4081
�PAGE �114�
�PAGE �97�