Lista 05 - Pipeline hierarquia cache periféricos

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Infraestrutura de Hardware 
Victor Medeiros 
Lista de Exercícios IV 	
  
1.   Considerando que o Código 1 abaixo seja executado em um processador com 5 estágios de pipeline como apresentado em sala de aula 
(Figura 1), indique o conflito de dados existente e apresente duas possíveis soluções de software e uma solução de hardware para 
solucionar este conflito com suas respectivas vantagens e desvantagens. 
 
 
 
 
 
 
 
 
2.   Você precisa projetar o pipeline de um novo microprocessador. Você possui um núcleo de um programa de exemplo com 2,5 x 106 
instruções. Cada instrução exige 80ps para terminar. 
a.   (1,0 ponto) Quanto tempo será necessário para executar esse núcleo de programa em um processador sem pipeline? A 
resposta deverá ser dada em μs (microsegundos). 
b.   (1,0 ponto) Este microprocessador terá cerca de 10 estágios de pipeline. Suponha que ele tenha um pipeline perfeito (todos os 
estágios têm o mesmo tempo de execução). Quanto é o ganho de velocidade conseguido em comparação com o processador 
sem pipeline? 
 
3.   No contexto do estudo da memória do computador, explique o que é o princípio da localidade e qual a importância de termos uma 
arquitetura hierárquica de memória. 
 
4.   Preencha a Tabela 1 abaixo traduzindo os endereços virtuais em endereços reais. Considere que o tamanho da memória secundária é 
de 4M palavras e o tamanho da memória principal é de 128K palavras. 
 
Tabela 1 - Tradução de endereço virtual 
 
 
 
 
 
5.   Descreva cada uma das técnicas de comunicação entre o processador e os dispositivos de I/O (pooling, interrupção e DMA) explicitando 
as vantagens e desvantagens de cada uma delas. 
 
6.   No contexto de memória cache, explique qual a diferença entre uma cache de mapeamento direto e uma cache associativa por conjunto 
e como funciona a política de substituição LRU. 
 
7.   Considere as referências aos seguintes endereços da memória apresentada na Tabela 2: 12, 3, 7, 9, 12, 17, 41, 56, 33, 11, 3, 28, 22, 15, 
31, 17. Calcule o número de faltas para uma cache com tamanho de 8 palavras que utiliza mapeamento direto e onde cada bloco possui 
uma única palavra. Considere que a cache está inicialmente vazia e quando necessário use como política de substituição o algoritmo 
LRU. Mostre o estado final da cache utilizando a tabela abaixo. 
 
Número total de faltas:_______ 
 
 
 
 
endereço virtual endereço físico 
3198 K 127 
456 K 33 
add $s3, $s2, $s3 
and $s4, $s1, $s3 
xor $s6, $s3, $s7 
sub $s8, $s3, $t0 
or $s8, $s1, $s3	
  
Figura 1 - Arquitetura do pipeline 
Código 1 - Código com conflito de dados 
 
Endereço 
(valores em binário) 
Dados (valores em decimal) 
+0 +1 +2 +3 +4 +5 +6 +7 
000000 522 449 886 332 158 529 405 342 
001000 735 759 846 292 23 562 714 931 
010000 859 565 678 317 199 128 553 237 
011000 443 45 524 155 875 124 351 748 
100000 1012 17 409 904 231 246 443 160 
101000 155 136 254 255 835 337 962 181 
110000 238 60 125 509 741 339 100 194 
111000 522 449 886 332 158 529 405 342 
Tabela	
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  Memória	
  RAM	
  	
  
Índice Tag Dado 
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