05 - DFT
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05 - DFT


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Revisão dos Modelos de Falha e 
Técnicas de Inserção de Testes
Edelweis
Edelweis Garcez Ritt 2
Teste
\u2022 Funcional X Manufatura
\u2013 Teste Funcional \u2013 defeito estará em todos os 
chips
\u2013 Teste de manufatura aparecem em algumas 
unidades
\u2022 Analogia: Desenvolvimento de um carimbo
Se eu fizer um carimbo de um elefante sem 
tromba,sempre que eu carimbar ele ficará sem 
tromba
Se eu fizer correto, alguns do final, quando a tinta 
está acabando podem ficar sem tromba
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Edelweis Garcez Ritt 3
Teste funcional
\u2022 Teste durante o desenvolvimento
\u2013 Simulação, verificação formal
visa mandar para a manufatura chips sem 
falha (um carimbo perfeito)
\u2022 Como o teste de manufatura é complexo, 
adiciona-se estruturas de teste no 
desenvolvimento para facilitar o teste de 
manufatura (DFT será visto mais tarde)
Edelweis Garcez Ritt 4
Teste de Manufatura
\u2022 Se eu desse a vocês uma calculadora 
para ser testada, o que fariam?
\u2013 Tentar todas as possibilidades?
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Edelweis Garcez Ritt 5
Tipos de teste
\u2022 Teste de produção
\u2013 Wafer sort or probe
\u2013 Teste final ou de encapsulamento
\u2022 Teste de aceitação (Acceptance Test)
\u2022 Determina o quanto um produto atende os 
requerimentos do consumidor
\u2022 Teste de amostragem (Sample Test)
\u2022 Teste realizado em algumas amostras 
Edelweis Garcez Ritt 6
Tipos de Teste
\u2022 Teste vai/não vai (Go-no go Test)
\u2022 Teste de seleção de chips, o que passa vai para o 
mercado, o que não passa vai ara o lixo (scrap)
\u2022 Teste de caracterização (Characterization)
\u2022 Teste com o objetivo de definir parâmetros 
elétricos
\u2022 Teste de confiabilidade (Reliability Test)
\u2022 Testes visando definir o quão confiável o 
componente/processo é. (vai ser visto na aula 24)
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Edelweis Garcez Ritt 7
Tipos de teste
\u2022 Stress Test (Burn in)
\u2022 Teste para eliminar os chips com mortalidade 
infantil
\u2022 Curva da banheira
Edelweis Garcez Ritt 8
Modelos de Falhas
\u2022 Usando o carimbo
\u2013 Muita tinta (borra)
\u2013 Pouca tinta (faltam pedaços no desenho)
\u2013 Desenho muito complicado (mais chance de 
não sair perfeito)
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Edelweis Garcez Ritt 9
Falhas de manufatura
\u2022 Uma conexão aberta
\u2022 Um curto circuito
\u2022 Mais idéias?
Edelweis Garcez Ritt 10
Falhas Stuck-at \u2013 Grudado-em
\u2022 Modelo mais usado
\u2022 A maior parte das falhas é via aberta ou curto
\u2022 Muitos estudos mostraram que a cobertura de 
falhas stuck-at cobre várias outras.
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Edelweis Garcez Ritt 11
Falhas Stuck-at
\u2022 Em geral se usa o modelo simples (uma 
só falha a cada vez \u2013 single fault
assumption)
Edelweis Garcez Ritt 12
Falhas de Atraso
Atraso de transição - Similar com o stuck-
at e tenta detectar nodos onde a transição 
de 1->0 ou 0->1 não preenche os 
requisitos.
Atraso de caminho \u2013 caracteriza e testa 
caminhos com timing crítico no projeto. 
Detecta se o circuito pode falhar por time 
quando da variação em parâmetros de 
manufatura
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Edelweis Garcez Ritt 13
Falhas IDDq
Circuito não \u201cpuxa\u201d corrente em estado 
inativo, a não ser que seja falho.
Edelweis Garcez Ritt 14
Falhas-ponte
\u2022 Dois sinais que não deviam ser 
conectados o são
\u2022 Tetramax precisa de licença extra 
(temos?)
\u2022 Em princípio não vamos abordar
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Edelweis Garcez Ritt 15
Controlabilidade
\u2022 Um nodo é controlável se posso forçá-lo 
para um valor desejado a partir de suas 
entradas primárias
\u2022 Um nodo é observável se o valor que 
queremos observar pode ser controlado.
Edelweis Garcez Ritt 16
Exemplo
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Edelweis Garcez Ritt 17
Simulação de Falhas
\u2022 Determina todas as falhas detectadas por 
um vetor de teste
Pequeno exercício: 
Quantas falhas stuck-at
simples este padrão 
detecta?
Edelweis Garcez Ritt 18
Resposta
\u2022 Stuck-at-1 nos pinos of G1 (Porta AND A e B)
\u2022 Stuck-at-1 nas entradas de G2 (Porta AND C)
\u2022 Stuck-at-0 nas entradas de G3 (Porta AND D)
\u2022 Stuck-at-1 nas entradas de G3
\u2022 Stuck-at-1 nas entradas de G4
\u2022 Stuck-at-0 nas entradas de G4 (Porta AND Z)
\u2013 Cobertura de Falhas
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Edelweis Garcez Ritt 19
Qualidade
\u2022 Qualidade esperada:
\u2013 98% cobertura de falhas stuck-at
simples
\u2013 100% cobertura de falhas de 
interconexão
\u2013 Taxa de rejeição \u2013 1 in 100,000
Edelweis Garcez Ritt 20
Design for Testability
\u2022 Adicionar estruturas para facilitar 
controlabilidade e observabilidade
\u2022 Metodologia Full-scan
\u2013 Todas as células seqüenciais do design são 
substituídos por células especiais
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Edelweis Garcez Ritt 21
Estilos de Células
\u2022 Flip-flops multiplexados
\u2013 Entrada de dados multiplexada
\u2022 Flip-flops com clock de teste
\u2013 Usa um clock de teste sensível à borda e dedicado para 
oferecer o registrador de shift
\u2022 Estilo Scan LSSD (level sensitive scan design)
\u2022 Estilo Scan LSSD com clock auxiliar
(Ver o manual da Synopsys \u201cDFT Compiler
Understanding Test User Guide\u201d capítulo 3 para mais 
detalhes)
Edelweis Garcez Ritt 22
Protocolo de Teste
\u2022 Conjunto de instruções específicas para 
controlar o teste de scan de um design
\u2013 Estimativa do tempo do teste
\u2013 Seqüência de inicialização
\u2013 Configuração do teste \u2013 definição das fases 
de shift e fases paralelas
\u2013 A seqüência de aplicação dos padrões
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Edelweis Garcez Ritt 23
Flip Flop scan
Edelweis Garcez Ritt 24
Exemplo
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Edelweis Garcez Ritt 25
Cadeia scan
\u2022 As estruturas de teste encadeadas 
formam um registrador de shift
\u2022 Aplicação de padrões
\u2013 Modo paralelo e modo shift
\u2013 O testador
\u2022 Selecione o modo shift (scan enable)
\u2022 Shifta estímulo de entrada
Edelweis Garcez Ritt 26
Requerimentos para DFT
Pinos
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Edelweis Garcez Ritt 27
Multiplexar pino de saída
Edelweis Garcez Ritt 28
Parâmetros de Timing
Tem alguns parâmetros que são específicos da 
foundry:
período do teste
timing de entrada
timing bidirecional
timing do strobe de saída
requerimentos de clock
È importante conhecer a foundry, o tipo de 
testador que vai ser usado. 
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Edelweis Garcez Ritt 29
Aplicação de padrões
Modo paralelo e modo shift
Protocolo de Teste
Exemplo:
Edelweis Garcez Ritt 30
Protocolo de Teste
1. Inicialize o testador 
CLK inativo; saídas mascaradas
2. Configura o circuito 
Desabilita pinos assíncronos (CDN=1);
3. Entra dados
Habilita o teste (TEST_SE=1); CDN=1; Coloca 
dados no TEST_SI e ativa o clock (CLK); 
saídas mascaradas
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Edelweis Garcez Ritt 31
Protocolo de Teste
4. Medida Paralela
Aplica dados paralelos para as entradas sem 
clock; clock para ler as saídas
5. Sai dados
TEST_SE=1; CDN=1; saídas não-scan
mascaradas; ativar o clock e it lendo a 
cadeia
Edelweis Garcez Ritt 32
Escolha do tipo de scan
\u2022 Se o projeto é predominantemente sensível à 
borda, use o flip-flop multiplexado, scan com 
clock de teste, LSSD com clock, ou LSSD com 
clock auxiliar.
\u2022 Se seu design possui um misto de latIf your
ches e FFs, use scan com clock de teste ou 
LSSD.
\u2022 Se seu design é predominantemente sensível a 
nivel, use scan LSSD.
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Edelweis Garcez Ritt 33
Inserção básica