Porta Lógica NAND usando CMOS

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UNIVERSIDADE FEDERAL DO RIO GRANDE DO SUL 
 
 
 
ESCOLA DE ENGENHARIA 
DISCIPLINA DE LABORATORIO DE ELETRONICA 
Curso Engenharia Elétrica 
Engenharia de Computação 
TRABALHO 3 
 
 
Porta Lógica NAND usando CMOS 
 
Aluno:  
Leandro Tito Manjate 
Henrique Brandão 
 
 
 
 
 
Professor: 
 ​Chrystian Remes  
Porto Alegre, ao 12 de Junho de 2017 
Índice 
Introdução 3 
Objetivo 4 
Resumo Teórico 4 
Portas Lógicas 4 
Nível lógico 4 
Lógica Positiva e Lógica Negativa 4 
Portas CMOS: redes de Pull-Up e Pull-Down 5 
Porta NAND 6 
Tabela de verdade de porta NAND 6 
Porta NAND usando CMOS 6 
Atraso de propagação 7 
Resultado e Discussão 7 
Funcionamento de circuito 7 
Simulação do circuito 8 
Vantagens da Família CMOS 9 
Desvantagem da Família CMOS 9 
Dificuldades encontradas 9 
Conclusão 10 
Bibliografia 11 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
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1 Introdução 
No presente relatório será projetado e discutido a porta lógica NAND utilizado o CMOS e o seu 
respectivo funcionamento. 
Durante o desenvolvimento do relatório será analisado as formas de onda na entrada e na saída, o atraso 
de transporte entre entrada e saída e por fim será feito as análise das perdas em cada um dos 
semicondutores. 
No projeto foram utilizado transistor MOS-FET genérico, o circuito foi alimentado por 5V ,as entrada A e 
B possuem o período de 1µs, razão cíclica de 50% e com desfasamento de 200ns entre si. 
 
As simulações foram feitas principalmente utilizando-se o ​Microcap 10 Evaluation Version. 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
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2 Objetivo 
● Verificação de funcionamento de portas lógicas usando CMOS. 
● Desenvolvimento do raciocínio crítico. 
● Desenvolvimento dos conhecimentos adquiridos nas aulas. 
3 Resumo Teórico 
Em seguida será apresentado o resumo teórico da matéria que foi desenvolvido na experiência. 
 
3.1 Portas Lógicas 
Uma porta lógica é um dispositivo ideal ou físico que programa uma função booleana; Ou seja, executa 
uma operação lógica em uma ou mais entradas binárias e produz uma única saída binária. Dependendo do 
contexto, o termo pode se referir a uma porta lógica ideal ou pode se referir a um dispositivo físico não 
ideal. 
 
As portas lógicas são implementadas principalmente usando diodos ou transistores que atuam como 
interruptores eletrônicos, mas também podem ser construídas usando tubos de vácuo, relés 
eletromagnéticos (lógica de relé), lógica fluídica, lógica pneumática, ótica, moléculas ou mesmo 
elementos mecânicos. Com amplificação, as portas lógicas podem ser conectados em cascata da mesma 
forma que as funções booleanas podem ser compostas, permitindo a construção de um modelo físico de 
toda a lógica booleana e, portanto, todos os algoritmos e matemáticas que podem ser descritos com a 
lógica booleana. 
 
As portas de lógica composta AND-OR-Invert (AOI) e OR-AND-Invert (OAI) são frequentemente 
utilizadas na concepção do circuito porque a sua construção utilizando MOSFET é mais simples e 
eficiente do que a soma das portas individuais. 
 
3.1.1 Nível lógico 
Os circuitos lógicos realizam funções booleanas que utilizam os valores lógicos 0 e 1 para a resolução das 
suas funções. Nos circuitos integrados estes valores 0 e 1 são representados por níveis de tensão. 
O valor lógico 0 pode ser representado por uma faixa de valores de tensão e não necessariamente o valor 
de tensão de 0V, por exemplo, tensões entre 0V e 1,5V. O nível lógico 1 é representado por um intervalo 
de valores de tensões que apresenta um valor máximo e um valor mínimo, por exemplo, pode ser 
representado por tensões na ordem dos 3,5V a 5V. Entre as tensões 1,5V e 3,5V do exemplo dado para o 
nível 1 e para o nível 0 o nível lógico não está definido. 
3.1.1.1 Lógica Positiva e Lógica Negativa 
 
Os circuitos digitais os níveis lógicos 0 e 1 são representados por níveis de tensão. Pode-se definir que o 
nível de tensão alto representa o nível lógico 1 e o nível de tensão baixo representa o nível lógico 0, neste 
caso se está a usar a lógica positiva. A lógica negativa é praticamente o inverso da lógica positiva, o nível 
de tensão alto é usado para definir o nível lógico 0 e o nível de tensão baixo é usado para definir o nível 
lógico 1. 
 
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Fig.1​: a) Representação dos níveis na lógica positiva. b) Representação dos níveis na lógica negativa. 
 
Geralmente na lógica positiva o nível lógico 1 assume valores de tensão na ordem de +V​CC enquanto que 
na lógica negativa este assume valores na ordem de – Vcc. 
 
 
3.1.2 Portas CMOS: redes de Pull-Up e Pull-Down 
Existem diversas maneiras de se implementar portas lógicas utilizando-se transistores MOSFET. A mais 
utilizada delas é conhecida como CMOS e utiliza redes complementares de Pull-Up e Pull-Down as quais 
são responsáveis abrir ou fechar os caminhos entre o 1 lógico e a saída e entre o 0 lógico e a saída, 
respectivamente. 
 
Fig.1​: Redes de Pull-Up e Pull-Down 
 
As redes de Pull-Up e Pull-Down devem possuir lógicas complementares de forma que sempre que o 
sinal 1 é liberado para a saída o 0 é bloqueado e vice-versa, fornecendo sempre uma saída definida e 
impedindo um curto-circuito. 
Em portas lógicas CMOS normalmente são usados transistores PMOS na rede de Pull-Up e NMOS na 
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rede de Pull-Down, uma vez que transistores PMOS não conduzem bem o 0 lógico e transistores NMOS 
não conduzem bem o 1 lógico. Isto faz com que só seja possível construir portas lógicas negadas como 
NAND, NOR e NOT sendo necessário colocar uma porta NOT na saída para implementar portas AND ou 
OR. 
 
3.1.3 Porta NAND 
A porta NAND é uma das portas lógicas básicas para executar a operação digital nos sinais de entrada. É 
a combinação da porta AND seguida da porta NOT, isto é, é a operação oposta do porta AND, onde a 
porta lógica NAND é complementar da porta AND. A saída lógica da porta NAND é baixa (FALSA) 
somente quando as entradas são altas (VERDADEIRO). 
 
3.1.3.1 Tabela de verdade de porta NAND 
A tabela de verdade da porta NAND é mostrada na figura. Na tabela de verdade, mostra-se que, quando as 
entradas de reboque A e B são altas, apenas a saída Y é baixa e, em todas as condições restantes, a saída é 
alta. Esta propriedade do portão NAND ajuda a detectar qualquer sinal ou falha do sensor em um grupo 
de sensores. 
 
A B Saída 
0 0 1 
0 1 1 
1 0 1 
1 1 0 
 
 
3.1.3.2 Porta NAND usando CMOS 
 
 
Os transistores Q1 e Q3 se assemelham ao par complemento conectado em série do circuito inversor. 
Ambos são controlados pelo mesmo sinal de entrada (entrada A), o transistor superior está desligado e o 
transistor inferior está ligado quando a entrada é "alta" (1) e vice-versa. Os transistores Q2 e Q4 são 
controlados de forma semelhante pelo mesmo sinal de entrada (entrada B) e como eles também exibirão o 
mesmo comportamento on / off para os mesmos níveis de lógica de entrada. Os transistores superiores de 
ambos os pares (Q1 e Q2) têm seus terminais de fonte e drenagem paralelos, enquanto os transistores 
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inferiores (Q3 e Q4)estão conectados em série. O que isto significa é que a saída será "alta" (1) se o 
transistor superior saturar e irá "baixo" (0) somente se ambos os transistores inferiores saturarem. A 
seguinte seqüência de ilustrações mostra o comportamento deste portão NAND para as quatro 
possibilidades de níveis de lógica de entrada (00, 01, 10 e 11): 
 
 
 
 
3.1.3.3 Atraso de propagação 
O atraso de propagação tp de uma porta define a rapidez com que ela responde a uma mudança em suas 
entradas. Ele expressa o atraso experimentado por um sinal ao passar por um portão. 
Ele é medido entre os pontos de transição de 50% das formas de onda de entrada e saída. 
A t​PLH​ indica o atraso correspondente a passagem do nível lógico baixo, 0, para o nível lógico alto, 1. 
A t​PHL​ indica o atraso correspondente a passagem do nível lógico alto, 1, para o nível lógico baixo, 0. 
O tempo de atraso na propagação (t​p​) pode ser definido como a média desses dois tempo. 
 
t​p​= * (t​PLH​ + t​PHL​)2
1 
 
4 Resultado e Discussão 
Em seguida serão discutidos os resultados obtidos no simulador e o dimensionamento do circuito. 
4.1 Funcionamento de circuito 
O circuito montado no simulador segue-se 
 
 
 
O circuito funciona assim: quando as duas entradas estão com tensão baixa. Os dois n-MOSFETs ficam 
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na zona de corte isso deve se pelo facto de tensão Vgs<Vth nos dois transistor e os dois p-MOSFETs 
ficam na zona linear porque a tensão Vgs>Vth e a tensão Vds<Vgs. E a tensão de saída fica alta. 
Quanto a tensão de entrada B é alta e a tensão A é baixa, o n-MOSFET (M1) fica na zona linear e 
n-MOSFET (M6) fica na zona de corte, o p-MOSFET (M2) fica em corte e o MOSFET (M5) fica na zona 
linear. Assim fazendo que a tensão de saída ser alta. 
 
Quando a tensão A é alta e a tensão B baixa o n-MOSFET (M1) fica na zona corte e n-MOSFET (M6) 
fica de saturação e isso deve se pelo facto da tensão Vgs>Vth, o p-MOSFET (M2) fica na zona linear e o 
MOSFET (M5) fica na zona de corte. Assim fazendo que a tensão de saída ser alta. 
 
Quando as tensões A e B estão altas, os dois n-MOSFETs ficam na zona linear e os dois p-MOSFETs 
ficam na zona de corte consequentemente fazendo a tensão de saída ser baixa. 
 
4.2 Simulação do circuito 
 
Simulando o circuito obtivemos o gráfico abaixo: 
 
 
 
As duas primeiras curvas são das entradas A e B e a terceira curva é a tensão de saída. Pelo gráfico 
podemos verificar que a tensão de saída é somente 0V quando as suas duas tensões de entrada são 5V e 
quando uma das tensões de entrada é 5V ou as duas são 0V a tensão de saída é 5V. 
 
Através dos gráficos das tensões de entrada e saída do circuito é possível observar os atrasos t​PHL de cerca 
de 27 ns e t​PLH de aproximadamente 67 ns, resultando no t​P próximo de 47 ns. Observou-se também uma 
pequena queda para um valor menor que zero logo antes da subida cujo valor não é significativamente 
grande. 
O gráfico a seguir mostra a potência dissipada no circuito. 
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É possível observar que o circuito só dissipa potência da fonte e das entradas nos momentos em que os 
transistores mudam de estado. 
 
4.3 Vantagens da Família CMOS 
 
· Baixo consumo; 
· Fabricação simples e barata; 
· Grande Fan – Out e ampla faixa de alimentação; 
· Não utiliza resistores; 
· Alta impedância de entrada; 
· Menor espaço de ocupação. 
 
4.4 Desvantagem da Família CMOS 
 
Tempo de atraso de propagação relativamente maior em relação às outras famílias lógicas (Família TTL) 
o que diminui a velocidade de operação; 
Suscetível a danos provocados por cargas estáticas. 
5 Dificuldades encontradas 
Encontramos dificuldades em explicar mais detalhadamente os atrasos e as perdas do circuito, 
entender porque o circuito só funciona satisfatoriamente no simulador quando os transistores 
PMOS têm os seus terminais de dreno e não de source ligados a fonte, ao contrário dos circuitos 
pesquisados. 
 
9 
 
6 Conclusão 
Tiramos como conclusão que o circuito quando Va e Vb são altos, isto é, a 5V, então os dois 
PMOS ficarão em circuito aberto e dois NMOS serão em curto-circuito. A saída Vout será ligada 
a terra e produzirá saída zero. Se alguma entrada for baixa (0 V), o PMOS correspondente será 
fechado e o NMOS será circuito aberto, o Vout é curto-circuito para Vdd, o que fornece alta 
saída. 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
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7 Bibliografia 
ALL about circuit.​ (n.d.). Retrieved from CMOS Gate Circuitry: 
https://www.allaboutcircuits.com/textbook/digital/chpt-3/cmos-gate-circuitry/ 
Smith, S. ​Microelectronic circuit​ (Sixth Edition ed.). 
 
 
 
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