Dispositivos Lógicos Programáveis e sua Utilização

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Fundação Educacional de Montes Claros
 Faculdade de Ciência e Tecnologia de Montes Claros
 ENGENHARIA DE CONTROLE E AUTOMAÇÃO
FACULDADE DE CIÊNCIA E TECNOLOGIA DE MONTES CLAROS
TRABALHO AVALIATIVO DE SISTEMAS DIGITAIS PLD
Trabalho apresentado para fins de avaliação da disciplina de Sistemas Digitais, ministrado pelo docente Rodrigo Baleeiro do curso de Engenharia de Controle e Automação, 5° Período, Faculdade de Ciência e Tecnologia de Montes Claros - FACIT.
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MONTES CLAROS - MG
Junho / 2014
Dispositivo Lógico Programável
Os circuitos integrados digitais implementados em pastilha de silício podem ser classificados como circuitos digitais padrão ou circuitos digitais de aplicações específicas ASICs (Aplication Specific Integrated Circuits).
Os circuitos padrões são constituídos por portas lógicas (AND,OR,NOT e Flip – Flops) e necessitam de vários componentes externos para a realização de uma função específica. Os circuitos integrados ASICs são aqueles que precisam de um processo de fabricação especial, que requer máscaras específicas para cada projeto. Outra característica dos circuitos integrados ASICs é o tempo de desenvolvimento longo e os custos extremamente altos. Geralmente não necessitam de muitos componentes externos para a realização de uma função específica, pois sua alta densidade os torna aptos para a implementação de vários tipos de aplicação. Em ambos os casos, os circuitos integrados digitais possuem suas funções internas predefinidas, implementadas na sua construção no processo de fabricação. 
Os PLD são circuitos integrados que podem ser configurados pelo próprio usuário. Não apresentam uma função lógica definida, até que sejam configurados. Possuem, como principal característica, a capacidade de programação das funções lógicas pelo usuário, eliminando-a do processo de fabricação do circuito integrado, o que facilita, assim, as prováveis mudanças de projeto. Em comparação com outras tecnologias de circuitos integrados digitais, os dispositivos de lógica programável apresentam um ciclo de projeto menor e custos reduzidos.
Os Dispositivos Lógicos Programáveis Complexos (CPLDs) foram introduzidos no mercado internacional pela empresa Altera Corp. em 1983, inicialmente como Dispositivos Lógicos Programáveis Apagáveis (EPLDs) e, posteriormente, como CPLDs. Os CPLDs são dispositivos programáveis e reprogramáveis pelo usuário, com alto desempenho, baixo custo por função e alta capacidade de integração. Um CPLD pode ser aplicado, por exemplo, como uma máquina de estado ou decodificador de sinais, substituindo centenas de circuitos discretos que implementariam a mesma função.
FPGA é um HCPLD que suporta a implementação de circuitos lógicos relativamente grandes. Consiste em um grande arranjo de células lógicas ou locos lógicos configuráveis contidos em um único circuito integrado. Cada célula contém capacidade computacional para implementar funções lógicas e realizar roteamento para comunicação entre elas. O primeiro FPGA disponível comercialmente foi desenvolvido pela empresa Xilinx Inc., em 1983.
Os FPGAs não possuem planos OR ou AND, consistem em um grande arranjo de células configuráveis que podem ser utilizadas para a implementação de funções lógicas. Basicamente é constituída por blocos lógicos, blocos de entrada e saída, e chaves de interconexão. Os blocos lógicos formam uma matriz bidimensional, e as chaves de interconexão são organizadas como canais de roteamento horizontal e vertical entre as linhas e colunas de blocos lógicos. Esses canais de roteamento possuem chaves de interligação programáveis que permitem conectar os blocos lógicos de maneira conveniente, em função das necessidades de cada projeto. A figura 3 mostra a estrutura básica de um FPGA.
No interior de cada bloco lógico de FPGA existem vários modos possíveis para implementação de funções lógicas. O mais utilizado pelos fabricantes de FPGA como, por exemplo, a empresa Altera Corp., é o bloco de memória LUT ( Look – Up Table). 
 Esse tipo de bloco lógico contém células de armazenamento que são utilizadas para implementar pequenas funções lógicas. Cada célula é capaz de armazenar um único valor lógico, zero (0) ou um (1). Nos FPGAs disponíveis comercialmente como, por exemplo, da empresa Altera Corp., os blocos lógicos LUTs possuem geralmente quatro ou cinco entradas, o que permite endereçar 16 ou 32 células de armazenamento.
A família de FPGAs, fabricada pela empresa Altera Corp., consiste em uma hierarquia de três níveis muito similar à encontrada nos CPLDs. Contudo, o nível mais baixo da hierarquia consiste em um conjunto de células lógicas como nos SPLDs (Single Programmable Logic Devices). 
 A família de FPGAs da empresa Altera é baseada em tecnologia SRAM e possui uma LUT de quatro entradas como seu elemento lógico básico LE (Logic Element). Sua capacidade lógica está na faixa de 576 a 68.416 elementos lógicos (LEs). A arquitetura interna básica da família Altera, figura 6, contém três tipos de células lógica: Elemento lógico(LE), bloco de matriz lógica (LAB) e bloco de memória embutido (EAB).
Altera desenvolveu três famílias de chips que se encaixam dentro da categoria CPLD: MAX 5000, MAX 7000, e MAX 9000. Aqui, a discussão se focará nas séries de MAX 7000, porque ela é amplamente usada e oferece o estado da arte da capacidade lógica e velocidade no desempenho. MAX 5000 representa uma tecnologia mais antiga que oferece uma solução de baixo custo, e o MAX 9000 é similar ao MAX 7000, exceto pelo MAX 9000 oferecer maior capacidade lógica (a mais alta da indústria para os CPLDs).
A arquitetura geral das séries do Altera MAX 7000 é mostrada na Figura A.24.8. Ela compreende de array de blocos chamados Logic Array Blocks (LABs), e fios de interconexão chamados de Programmable Interconnect Array (PIA). A PIA é capaz de conectar qualquer entrada do LAB ou saída a qualquer outro LAB. Além disso, as entrada e saída do chip se conectam diretamente ao PIA e aos LAB’s. O LAB pode ser pensado como uma complexa estrutura SPLD, e então todo o chip pode ser considerado um conjunto de SPLDs. Os dispositivos MAX 7000 estão disponíveis tanto na tecnologia EPROM quanto na EEPROM. Até recentemente, mesmo com EEPROM, os chips MAX 7000 podiam ser programáveis apenas fora de circuito em uma unidade de programação específica; porém, em 1996 Altera liberou as séries 7000S, que são re-programáveis dentro do circuito.
A AMD oferece uma família CPLD com cinco sub-família chamadas Mach 1 a Mach 5. Cada dispositivo Mach compreende múltiplos blocos PAL: Mach 1 e 2 consistem em 22V16 PAL’s otimizados, e Mach 3 e 4 compreende muitos 34V16 PAL’s otimizados, e Mach 5 é similar mas oferece velocidade de desempenho melhorada. Todos os chips Mach são baseados na tecnologia EEPROM, e juntos, as 05 sub-familias oferecem a grande variedade de seleção, da pequena, a cara para chip no estado da arte. Esta discussão focará no Mach 4 porque ele representa as partes atuais disponíveis mais avançadas da família Mach.
A Lattice oferece a complete conjunto de CPLDs, com duas linhas principais de produto: o Lattice pLSI consiste em três famílias de EEPROM CPLD’s, e o ispLSI são os mesmos ispositivos que os do pLSI, exceto que eles são programáveis “in-system”. Tanto para os produtos pLSI e para o ispLSI, A Lattice oferece três famílias que têm diferentes capacidade lógica e velocidade de desempenho. 
A geração mais nova de CPLD’s da Lattice são as séries pLSI e ispLSI 1000. Cada chip consiste de uma coleção de blocos como SPLD, e um roteamento global para conectar os blocos juntos. A capacidade lógica varia de 1200 a 4000 portas ou gates. O atraso pino-a-pino é de 10ns. A Lattice também oferece uma família CPLD chamada de séries 2000, que são relativamente pequenos CPLD’s, entre 600 a 2000 gates que oferecem uma maior quantidade de macrocélulas porpino I/O e mais alta velocidade de desempenho que a série 1000. O estado da arte da série 2000 apresenta um atraso 5.5 ns pino-a-pino.
A Cypress recentemente desenvolveu uma família de produtos CPLD que são semelhantes aos dispositivos AMD e aos Lattice em muitas formas. Os CPLDs Cypress, chamados de FLASH370 são baseados na tecnologia FLASH EEPROM e oferece velocidade de desempenho de 8.5 a 15 ns de atraso pino a pino. As partes do FLASH370 não são programáveis dentro do sistema. Por reconhecer que chips maiores precisam de mais I/Os, FLASH370 oferece mais I/O’s do que os produtos competidores apresentam um relacionamento linear entre o número de macrocélulas e o número de pinos I/O bi-directional. A menor parte tem 32 macrocélulas e 32 I/O’s e a maior 256 macrocélulas e 256 I/O’s. 
A figura A.24.14 mostra que a FLASH370 tem uma arquitetura CPLD típica com múltiplos blocos como PAL e uma “Programmable Interconnect Matrix” (PIM) para conectá-los. Dentro de cada bloco PAL existe um nível AND que alimenta o alocador de termo de produto diretamente de 0 a 16 termos de produto para cada um das 32 portas OR. Note que um caminho de realimentação das saídas das macrocélulas para a PIN com 32 fios.
Bibliografia 
ALTERA. Disponível em: <http://www.altera.com>. Acesso em: 3 ago. 2011.
COIMBRA, J. M. Altera CycloneTM II. Disponível em: <http://pt.scribd.com/doc/38510204/CycloneII>. Acesso em: 3 ago. 2011 
COSTA, C. Projetando Controladores Digitais com FPGA. São Paulo: Novatec, 2006. 159 p. 
RANGEL, F. R. Aulas FPGAs. Disponível em: <http://www.dee.ufrn.br/~frangel/ensino/20061/ele365/AulaFPGAs.pdf>. Acesso em: 3 ago. 2011. 
WIKIPEDIA: FPGA. Disponível em: <http://pt.wikipedia.org/wiki/FPGA>. Acesso em: 3 ago. 2011.