Sistemas Digitais II - Poli - P2 - 2015

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PCS 
- 
2304 Sistemas Dieitais II
Segunda Prova 
- 
18 de Maio de 2015
NOME: NUSP: TURMA:
Questão I (valor: 3,5 pontos) - Dado um registrador de deslocamento com as seguintes características:
Sensível à borda de subida do clock;Entrada série 
- 
ES; Possui quatro bits, sendo Q0 o menos significativo(vizinho imediato a ES); Carga paralela síncrona (P ot) com sinal de controle parallel enable (PE'), ativo em
zero; Clear assíncrono (CL), ativo em zero. l.a (1,0 ponto) Complete o circuito da figura abaixo para ter
um registrador deslocador Johnson (ou em anel torcido), que não passe pelo estado 1001. Suponha que se
dispõe de um sinal LAL'(limpa ao ligar, ativo baixo), gerado extemamente, e que proporciona um pulso
negativo de largura de um período do clock, ao ligar a fonte de alimentação. Usar no máximo uma porta
lógica adicional. kmbre-se de não deìxar em aberto entradas não utilizadas.
l.b (0,5 ponto) Qual a sequência de Estados percorrida? Complete o diagrama (estado = QoQrQzQ:).
@-->@--+ iJerri-*; {11r;-*} I11i 
-)r:l ii *-'>()ç-;i.i -)c;rrrJ
0000- 1000- 1100- ll10- 1111-0111-0011-0001 ...
l.c (2,0 pontos) Reconsidere o registrador deslocador do item l.a e complete a figura abaixo de modo a
incorporar um circuito que detecte erros na sequência principal a percorïer e que o faça retornar
imediatamente à seqüência desejada, no estado 0000.
1.c.1 (0r5 ponto) De modo assíncrono:
/ A(..
PE PO Pl P2 P3
ES
cL Q0 Ql Q2 Q3
L-íi L
PE PO Pl P2 P3
ES
cL Q0 Ql Q2 Q3
1.c.2 (0-5 ponto) De modo síncrono:
É:í;-4)Ü ( Qó,Çt , t9. ,C9ò
1.c.3 (1,0 ponto) Use o Mapa de Karnaugh para sintetizar o circuito que detecta o fato de estar na seqüência
<9a dr &? e tts
*4> 
"
--' 
-*
*-) ìr-
-4v
->v
-;, 
J
4y
J t o a L
e a J oÌ c)
3 J**J-
O;
t**"*.:iJ1
__9
.{
)
tj
O
J,Ç
.9"_ *,.!',a
_J_;_t*
{"1
-í
â
? o J c)i 
-!.
a o C) I çt
,/
r
'/
I
'/
v
v
-+
F:Q2',Ql',Q0+Q2QlQO',+Q3Q2',Ql +Q3'Q2QI' J"
Explicação: corresponde à detecção de todos os estados da outra seqüência possível.
0ll0- 10ll 
-0101 -0010- 1001 -0100- l0l0- ll0l
a^ap
\zs2z
ct ll lo
OO
o)
,r.
$o
ill
nl &i al
t
;?J
al n! ilJ
€ltl.$
ü()
r>J
U
Jo
\,v
PE
ES
)CK
CL
PO PI P2 P3
Q0 Ql Q2 Q3
: 
€z.tor CIp"F &e.s*r ìü$Ì- rEr&-&e&,@;,q$
i t.c.: Outra solução ii 
'--=----1
\
\
\
\it { L 
-Y-ãz.o{ õãì-.1.-+6}2,Õr.eÉ* As (hfu
p: Q3',Ql',Q0 + Q3QlQ0',+ Q3Q2',Q0 + Q3'Q2QO',
Explicação: corresponde à detecção de todos os estados da outra seqüência possível.
0ll0- l0l1 
-0101 -0010- l00l -0100- 1010- ll0l
A f'/{ \ \i
N=q,ír.@* rt 6,Jr fr& ì8, ep StE. ee.6
ft\td
\
{= t qL6+ k-
<Qtnpr
üza3
Òo
ol
\{
flps"r \. o<r. crl , { I
(/b
fr
I,.
*
*t9s Ça"tg* * L
t]E5 Sistemas Digitais II ProvaZ DataPCS2 304 20L5S1 rB/0s /20ts
Nome:, i#USP:t Turma:,r_
Questão 2 - I3,5 pontos]: Considere um contador
fsíncronasJ, clear (sÍncronoJ, dois enables de
IRCO=Q3.Q2'.Q1'.Q0.ENT), conforme figura,
Tabela Funcional
CL PE ENT ENP Acão oara CLK f
0 X X X Reset (Clear)
T 0 X X Carsa (P- -+ 0-)
1 1 1 1 Conta íincrementaì
1 t 0 X Hold (não mudaì
L L X 0 Hold {não mudaì
a) [1,0 ponto] Considere o diagrama lógico acima, em que um sinal de LAL' [Limpa ao ligar] é gerado
no início dos tempos, Preencha a forma de onda de PE'e valor do Estado do contador para cada
período de clock.
CLK
TTE
FN
i : i ' i 
-
Lizi3t4i5i6i7iBi9
I
lo.l.I lrf* tl'
r
BCD de quatro bits,
contagem, e saída
com enEradas paraleÌas
de fim de contagem
rL
r-l
QO Q3 Ql Q?
PÊ PO Pl F'2 P3
ENT
ENP
)cu
CL QÜ Q1 Q? Q3
J,lc Estado
b) Considere o diagrama abaixo em que três desses contadores estão disponíveis. Há dois sinais
externost um sinal de clock e um sinal de conta fque deve habilitar a contagem, quando em 1).
PE PO P1 P? P3
ENT RCO
ENP
cL Q0 ql Q2 Q3
PE
ENÌ
EIP
)cu
CL
PE PO Pl P? P3
ENT RTO
ENP
ct-r.
CL QO QI Q? 03
j\
b.1) [1,3 pgntos] Impor (com o menor uso de circuito adicional) que a contagem seja síncá a, de !23(BCDÌâ999 (BCD) (faça no diagrama).
b.2) í7,2 pontos] Jusüfique suas escolhas para o uso (quando for o caso), e forma como usou, as
entradas/saídas. SEIA O BJ ETIVO.
b.2.i) cLK:
,ta,t -';W
\:'',/ .-
,/ 
- - 
.,ta
-. 
-'l:-b.2.ii) ENr:
b.2jü) ENP:
r 
-'s- 
t
k,-.
^ ^..1-L;1-
\
^t.l
r r-'u- ì 1-ri
ltL J J
,Lv* 
"{i:il[rl tu'Ãta"ú,'2 , 
{ú tiJwrta*
7
* -.r 
-n Y/'e'--l-D
-./-)-- ',, .-'+
.,rL, -Âçt - 
'
, 
- 
- 
j
-;t rb.2.iv) RCO:
	
  	
  
Sistemas	
  Digitais	
  II	
   Prova	
  2	
   Data	
   	
  PCS2304	
   2015S1	
   18/05/2015	
  
Nome:	
   Gabarito	
   #USP:	
   	
   Turma:	
   	
  
	
  
Questão	
   3	
   –	
   [3	
   pontos]:	
   Considere	
   a	
   entidade	
   q3	
   descrita	
   pelo	
   trecho	
   VHDL	
   abaixo	
   e	
   as	
   duas	
  arquiteturas	
  correspondentes	
  arq1	
  e	
  arq2.	
  	
  
library	
  IEEE;	
  
use	
  IEEE.std_logic_1164.all;	
  
entity	
  q3	
  is	
  
	
  	
  port	
  (	
  	
  W	
  :	
  in	
  	
  std_logic;	
  
	
  	
  	
  	
  	
  	
  	
  	
  	
  	
  Z	
  :	
  out	
  std_logic);	
  
end	
  q3;	
  
	
  
architecture	
  arq1	
  of	
  q3	
  is	
  
	
  	
  signal	
  
	
  	
  	
  	
  q	
  :	
  std_logic	
  :=	
  '0';	
  
begin	
  
	
  	
  dff:	
  process(w)	
  
	
  	
  begin	
  
	
  	
  	
  	
  if	
  rising_edge(w)	
  then	
  
	
  	
  	
  	
  	
  	
  q	
  <=	
  not(q);	
  
	
  	
  	
  	
  end	
  if;	
  
	
  	
  end	
  process;	
  
	
  	
  z	
  <=	
  q;	
  
end	
  arq1;	
  
architecture	
  arq2	
  of	
  q3	
  is	
  
	
  	
  signal	
  
	
  	
  	
  	
  w_l,	
  and1,	
  and2,	
  and3,	
  and4,	
  and5,	
  
	
  	
  	
  	
  or1,	
  or2,	
  y2_l,	
  y1,	
  y2	
  :	
  std_logic	
  :='0';	
  
begin	
  
	
  	
  z	
  	
  	
  	
  <=	
  y1;	
  
	
  	
  y2_l	
  <=	
  not	
  y2;	
  
	
  	
  w_l	
  	
  <=	
  not	
  w;	
  
	
  	
  and1	
  <=	
  y1	
  and	
  y2_l;	
  
	
  	
  and2	
  <=	
  w	
  	
  and	
  y2_l;	
  
	
  	
  and3	
  <=	
  y1	
  and	
  w_l;	
  
	
  	
  and4	
  <=	
  y1	
  and	
  y2;	
  
	
  	
  and5	
  <=	
  w	
  	
  and	
  y2;	
  
	
  	
  or1	
  	
  <=	
  and1	
  or	
  and2	
  or	
  and3;	
  
	
  	
  or2	
  	
  <=	
  and3	
  or	
  and4	
  or	
  and5;	
  
	
  	
  y1	
  	
  	
  <=	
  or1;	
  
	
  	
  y2	
  	
  	
  <=	
  or2;	
  
end	
  arq2;	
  
	
  
(a) [1	
  ponto]:	
  Desenhe	
  o	
  diagrama	
  lógico	
  para	
  cada	
  arquitetura,	
  nomeando	
  corretamente	
  as	
  portas	
  da	
  entidade.	
  Para	
  a	
  arq2,	
  obedeça	
  uma	
  das	
  formas	
  canônicas	
  para	
  organizar	
  o	
  desenho.	
  	
  
arq1	
   arq2	
  
	
   	
  
	
  
(b) [0,5	
  ponto]:	
  Na	
   análise	
  de	
   circuitos	
   síncronos,	
   é	
  praxe	
   inserir	
  um	
  buffer	
   virtual	
   para	
   ajudar	
  na	
  determinação	
  das	
  equações.	
  Desenhe	
  o	
  buffer	
  virtual	
  no	
  seu	
  diagrama	
  do	
  item	
  (a)	
  para	
  a	
  arq2,	
  nomeando	
  os	
  sinais	
  de	
  saída	
  como	
  y1*	
  e	
  y2*,	
  de	
  acordo	
  com	
  a	
  descrição.	
  Preencha	
  as	
  equações	
  abaixo	
  conforme	
  seus	
  pontos	
  de	
  análise.	
  	
  y1*	
  =	
  	
  𝑤.𝑦2+ 𝑤.𝑦1+ 𝑦1.𝑦2	
  y2*	
  =	
  	
  𝑤.𝑦2+ 𝑤.𝑦1+ 𝑦1.𝑦2	
  
(c) [0,5	
   ponto]:	
   Usando	
   suas	
   equações	
   do	
   item	
   (b),	
   preencha	
   a	
  tabela	
   de	
   análise	
   ao	
   lado,	
   circulando	
   os	
   próximos	
   estados	
  válidos.(d) [0,5	
  ponto]:	
  O	
  circuito	
  descrito	
  representa	
  um	
  módulo	
  muito	
  comum	
   em	
   sistemas	
   digitais.	
   Identifique-­‐o	
   e	
   descreva	
   o	
   seu	
  funcionamento.	
  Justifique	
  sua	
  resposta.	
  	
  Dica:	
  é	
  possível	
  utilizar	
  carta	
  de	
  tempos	
  para	
  justificar.	
  	
  
	
  
(e) [0,5	
  ponto]:	
  Quais	
  são	
  as	
  diferenças	
  entre	
  as	
  arquiteturas?	
  Justifique	
  sua	
  resposta.	
  
	
  	
  	
  
Estado	
  Atual	
   Próx.	
  Estado	
   Saída	
  W=0	
   W=1	
  y2	
  y1	
   y2*	
  y1*	
   Z	
  00	
   00	
   01	
   0	
  01	
   11	
   01	
   1	
  11	
   11	
   10	
   1	
  10	
   00	
   10	
   0	
  Resposta	
  do	
  item	
  (d):	
  O	
  módulo	
   é	
   um	
   divisor	
   de	
   frequência	
   por	
   2.	
   A	
   cada	
   borda	
   de	
   subida	
   do	
   sinal	
  W,	
   o	
   sinal	
   Z	
   é	
  invertido.	
  Justifica-­‐se	
  pela	
  tabela	
  do	
  item	
  (c)	
  observando	
  a	
  saída	
  Z	
  em	
  relação	
  a	
  entrada	
  W,	
  ou	
  pelo	
  circuito	
  característico	
  da	
  arq1	
  no	
  item	
  (a).	
  A	
  forma	
  de	
  onda	
  para	
  qualquer	
  uma	
  das	
  duas	
  entidades	
  é:	
  	
  
	
  
Resposta	
  do	
  item	
  (e):	
  	
  As	
   arquiteturas	
   são	
   funcionalmente	
   iguais.	
   Isso	
   pode	
   ser	
   verificado	
   pelas	
   cartas	
   de	
   tempo	
  idênticas	
  ou	
  pelas	
  equações	
  de	
  análise	
  da	
  arquitetura	
  arq2,	
  que	
  representam	
  os	
  estados	
  de	
  um	
  flip-­‐flop	
  tipo	
  D	
  com	
  a	
  saída	
  Q’	
  ligada	
  a	
  entrada,	
  exatamente	
  o	
  que	
  descreve	
  a	
  arquitetura	
  arq1.	
  	
  Em	
   termos	
   de	
   descrição,	
   a	
   arquitetura	
   arq1	
   é	
   uma	
   descrição	
   comportamental,	
   cujo	
   efeito	
  memória	
  é	
  dado	
  pela	
  ausência	
  de	
  atribuição	
  ao	
  sinal	
  S	
  (o	
  próprio	
  Z)	
  quando	
  não	
  houver	
  borda	
  de	
   subida	
  do	
   sinal	
  W	
   (a	
  entrada).	
   Já	
   a	
  arq2	
   é	
  uma	
  descrição	
  estrutural	
   do	
   flip-­‐flop	
  D	
  com	
  a	
  mesma	
   ligação,	
   usando	
   portas	
   lógicas	
   para	
   representar	
   suas	
   equações	
   características	
   no	
  formato	
  SOP.