15 Análise de Timing de um Sistema Digital

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Universidade Federal de Santa Catarina
Centro Tecnológico
Departamento de Informática e Estatística
Curso de Graduação em Ciências da Computação
Aula 15-T
4. Projeto de Sistemas Digitais no Nível RT. Análise de 
Timing de um SD, Barramentos x Multiplexadores, 
Registradores x Banco de Registradores.
Prof. José Luís Güntzel
guntzel@inf.ufsc.br
www.inf.ufsc.br/~guntzel/ine5406/ine5406.html
Sistemas DigitaisSistemas Digitais
INE 5406INE 5406
slide 15T.2INE/CTC/UFSC
Sistemas Digitais - semestre 2008/2
Prof. José Luís Güntzel
4. Projeto de Sistemas Digitais no Nível RT
Análise de Timing
D1 Q1
Q1
D2 Q2
Q2
D3 Q3
Q3
lógica de
próximo 
estado
lógica de
saída Bloco Operativo
Sinais de controle 
(comando)
Sinais de status
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4. Projeto de Sistemas Digitais no Nível RT
Análise de Timing
D1 Q1
Q1
D2 Q2
Q2
D3 Q3
Q3
lógica de
próximo 
estado
lógica de
saída
+/-
op
n n
n
1
entA entB
saída
n
n
n
lib
A BP
RstP
CP
CA CB
0 1
mA
n
0 1m1 0 1 m2
nnnn
n
Az Bz
Exemplo
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4. Projeto de Sistemas Digitais no Nível RT
Análise de Timing
D1 Q1
Q1
D2 Q2
Q2
D3 Q3
Q3
lógica de
próximo 
estado
lógica de
saída
+/-
op
n n
n
1
entA entB
n
n
n
lib
A BP
RstP
CP
CA CB
0 1
mA
n
0 1m1 0 1 m2
nnnn
n
Az Bz
td1
tdLPE
tsetup
ck
td1 = max { tdRegEst , thold}, onde:
• tdRegEst = atraso de propagação do reg. de estado
• thold = tempo de manutenção (hold) do reg. de estado
tdLPE = atraso e propagação da lógica de próximo estado
tdSU = tempo de setup do registrador de estado
Período do clock ?
1
2
1
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4. Projeto de Sistemas Digitais no Nível RT
Análise de Timing
D1 Q1
Q1
D2 Q2
Q2
D3 Q3
Q3
lógica de
próximo 
estado
lógica de
saída
+/-
op
n n
n
1
entA entB
n
n
n
lib
A BP
RstP
CP
CA CB
0 1
mA
n
0 1m1 0 1 m2
nnnn
n
Az Bz
td1
tdLS
tdMux
tdSomaSub tsetup
ck
td1 = max { tdRegEst , thold}
tdLS = atraso e propagação da lógica de saída
tdMux = atraso de propagação do multiplexador 2:1
tdSomaSub = atraso de propagação do somador-subtrator
tsetup = tempo de setup do registrador A
2
tdMux
Período do clock
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4. Projeto de Sistemas Digitais no Nível RT
Barramentos x Multiplexadores
• Se qualquer registrador pode ser 
fonte ou destino de dados para 
qualquer uma das entradas da UF
• Se somente um registrador está
conectado a cada entrada da UF, 
por vez (i.e., por ciclo de relógio)
• Então, é melhor usar barramentos
(um por entrada da UF)!
4 sinais de controle
+/- op
n n
n
overflow
R4R3
00 01 10 1 1
R2R1
00 01 10 1 1
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4. Projeto de Sistemas Digitais no Nível RT
Barramentos x Multiplexadores
• Porém, somente um registrador 
pode escrever no barramento, por 
vez (i.e., por ciclo de relógio)
• Logo, usar tri-state
8 sinais de controle
+/- op
n n
n
overflow
R4R3R2R1
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4. Projeto de Sistemas Digitais no Nível RT
Registradores x Banco de Registradores
• Se houver uma quantidade grande 
de registradores (ou pelo menos 4)
• Se somente um registrador está
conectado a cada entrada da UF, 
por vez (i.e., por ciclo de relógio)
• Então, é possível reduzir custo da 
rede de interconexão agrupando os 
registradores +/- op
n n
n
overflow
R4R3
00 01 10 1 1
R2R1
00 01 10 1 1
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4. Projeto de Sistemas Digitais no Nível RT
Registradores x Banco de Registradores
Exemplo 1:
+/- op
n n
n
overflow
R4
R3
R2
R1
Reg a ser 
lido 1
Reg a ser 
lido 2
Reg a ser 
escrito
2
2 2
• 4 registradores
• 2 “portas” de leitura e 1 “porta” de escrita
• 2 bits de endereço/ por “porta”
+/- op
n n
n
overflow
R4R3
00 01 10 1 1
R2R1
00 01 10 1 1
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4. Projeto de Sistemas Digitais no Nível RT
Registradores x Banco de Registradores
Exemplo 2: Banco de registradores de um microprocessador
Reg a ser
lido #1
Reg a ser
lido #2
Reg a ser
escrito
Dado de
escrita
Dado 
lido #1
Dado
lido #2
Registradores
EscReg
5
5
32
32
Para o BCZero
ULA
Controle
ULA
3
5
32
• 2 “portas” de leitura e 1 “porta” de escrita (há um sinal p/ habilitar escrita)
• Quantos registradores há neste banco de registradores?
• Qual o comprimento (ou tamanho) dos dados? 
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4. Projeto de Sistemas Digitais no Nível RT
Registradores x Banco de Registradores
Exemplo 2: Banco de registradores de um microprocessador
Reg a ser
lido #1
Reg a ser
lido #2
Reg a ser
escrito
Dado de
escrita
Dado 
lido #1
Dado
lido #2
Registradores
EscReg
5
5
5
32
32
32
Zero
Resultado
ULA
Controle
ULA3
32
instrução
32
[25-21]
[20-16]
[15-11]
[31-26]
Controle
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4. Projeto de Sistemas Digitais no Nível RT
shamt
10 6
rd
15 11
0
31 26
rs
25 21
rt
20 16
funct
5 0
Instrução tipo R:
Instrução store word :
Instrução load word:
constante
15 0
43
31 26
rs
25 21
rt
20 16
constante
15 0
35
31 26
rs
25 21
rt
20 16
Reg. a ser 
lido #1
Reg. a ser 
lido #2
Reg. a ser 
escrito
Reg. a ser 
lido #1
(reg. base)
Deslocamento a ser 
somado com o reg. base
Reg. a ser 
lido #2
(dado)
Reg. a ser 
lido #1
(reg. base)
Reg. a ser 
escrito
Deslocamento a ser 
somado com o reg. base
Exemplos de Instruções de um Processador
opcode
opcode
opcode
add $s1,$s2, $s3 
($s1 ← $s2 + $s3) 
sw $s1, constante($s2) 
(Mem[$s2 + constante] ← $s1 )
lw $s1, constante($s2) 
($s1 ← Mem[$s2 + constante] )
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32Endereço
Instrução
lida
Memória 
de Instruções
PC
+
4
Reg a ser
lido #1
Reg a ser
lido #2
Reg a ser
escrito
Dado de
escrita
Dado 
lido #1
Dado
lido #2
Registradores
EscReg
Zero
Resultado
ULA
3
Exten-
são de 
sinal
3216
[25-21]
[20-16]
[15-11]
M
U
X
0
1
RegDst
[15-0]
M
U
X
0
1
ULAFonte
LerMem
EscMem
Endereço Dado 
lido
Dado a ser
escrito
Memória 
de dados
M
U
X
0
1
MemParaReg
Controle
[31-26]
Opera-
ção
da 
ULA
2
[5-0] 6
ULAOp
BO e BC de um Processador (Arquitetura Harvard)