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2004 \u2014 ASPD (FEUP/LEEC) Memórias cache 49/51
Índice
Conceitos básicos
Princípios de funcionamento
Técnicas de aumento de desempenho
Redução das penalidades de falha
Redução da taxa de falhas
Aumento da concorrência
Redução do tempo de acesso
Caches com índices virtuais e endereços físicos
I Técnica 3: (solução de compromisso) Usar a parte comum a
endereços reais e virtuais (o deslocamento) para indexar a
cache; a comparação de endereços usa endereços reais
(entretando convertidos) para comparação de etiquetas.
I Limitação: Uma cache DM não pode ser maior que o
tamanho da página. (Porquê?)
I Solução: Aumentar a associatividade.
I Pentium III: páginas de 8 kB, com cache 2-way de 16 kB.
I IBM 3033 (cache): pág. de 4 kB, 64 kB de cache, 16-way.
Pipeline
I Técnica 3: Implementar acesso pipelined à cache; obter um
item demora vários ciclos (não reduz latência).
c©JCF, 2004 \u2014 ASPD (FEUP/LEEC) Memórias cache 50/51
Índice
Conceitos básicos
Princípios de funcionamento
Técnicas de aumento de desempenho
Redução das penalidades de falha
Redução da taxa de falhas
Aumento da concorrência
Redução do tempo de acesso
Caches de rastos
I Técnica 4: A cache regista sequências dinâmicas de instruções
executadas, incluindo saltos tomados. (trace cache).
I Predição de saltos tem de ser incluída na cache.
I Desvantagens:
1. Complexidade: os endereços não estão alinhados em
potências de 2.
2. A mesma instrução pode estar em várias posições da
cache.
I Vantagem:
Melhor utilização da cache: blocos longos não desperdiçam
partes devido a saltos.
Exemplo: AMD Athlon pode ter 16\u201324 instruções num bloco
de 64 B; saltos com frequência de 1 em cada 5-10 instruções.
c©JCF, 2004 \u2014 ASPD (FEUP/LEEC) Memórias cache 51/51