ENGC26 Sistemas lógicos Lista 1 com respostas

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ENGC26 – Sistemas Lógicos 
Lista de Exercícios 1 
Prof. Wagner L. A. Oliveira 
 
 
1) Os endereços das posições de memória de um computador são números binários 
que identificam cada posição da memória onde um byte é armazenado. O 
número de bits que constitui um endereço depende da quantidade de posições 
de memória. Visto que o número de bits pode ser muito grande, o endereço é 
especificado em hexa em vez de binário. 
a) Se o computador tem 20 bits de endereço, quantas posições diferentes de 
memória ele tem? 220 = 1 M posições = 1.048.576 
b) Quantos dígitos hexa são necessários para representar um endereço de uma 
posição de memória? 5 
c) Qual é o endereço, em hexa, da posição de memória número 256? 00100 
 
2) Em um CD de áudio, o sinal de tensão é amostrado cerca de 44000 vezes por 
segundo e o valor de cada amostra é gravada na superfície do CD como um 
número binário. Em outras palavras, cada número binário gravado representa 
um único ponto da forma de onda do sinal de áudio. 
a) Se os números binários têm extensão de 6 bits, quantos valores de tensão 
podem ser representados por um único número binário? 26 = 64 Repita o 
cálculo para 8 e 10 bits. 28 = 256 210 = 1024 
b) Se forem usados 10 bits, quantos bits serão gravados no CD em 1 segundo? 
44.000 x 10 = 440.000 
c) Se um CD tem capacidade de armazenar 5 bilhões de bits, quantos segundos 
de áudio podem ser gravados quando se usam números de 10 bits? 
(5.000.000.000 / 10) / 44000 = 11.363 s = 189 minutos 
 
3) Construa uma tabela mostrando as representações de todos os números 
decimais de 0 a 15 em binário, octal, hexa e BCD. 
 
Decimal Binário Octal Hexadecimal BCD 
0 0000 0 0 0000 
1 0001 1 1 0001 
2 0010 2 2 0010 
3 0011 3 3 0011 
4 0100 4 4 0100 
5 0101 5 5 0101 
6 0110 6 6 0110 
7 0111 7 7 0111 
8 1000 10 8 1000 
9 1001 11 9 1001 
10 1010 12 A 00010000 
11 1011 13 B 00010001 
12 1100 14 C 00010010 
13 1101 15 D 00010011 
14 1110 16 E 00010100 
15 1111 17 F 00010101 
4) Converta em decimal os valores representados no padrão IEEE 754: 
 
 
 
 
a) (-1)S x (1+M) x 2(E - 127) = -1,000000000000000000000012 x 2(31 – 127) = 
= -1,000000000000000000000012 x 2(-96) = -1,00000011920928955078125 
x 2(-96) 
 
b) (-1)S x (1+M) x 2(E - 127) = 1,112 x 2 (143 - 127) = 1,112 x 216 = 1,75 x 65536 = 
114688 
 
 
5) São verdadeiras as seguintes igualdades? Justifique através da álgebra booleana. 
Considere X'  negação de X e ⊙ função coincidência (negação da função ou-
exclusivo). 
 
Obs.: É possível provar as seguintes associações: 
 
 
 
 
 
 
 
 
a) X⊙Y⊙X.Y = X + Y 
X⊙Y⊙X.Y = (X⊙Y)⊙(X.Y) 
= (X’Y’ + XY)⊙(X.Y) 
= (X’Y’ + XY)’(XY)’ + (X’Y’ + XY)(XY) 
= (X’Y’)’.(XY)’(XY)’ + X’Y’XY + XYXY 
= (X’’+Y’’)(XY)’ + XY 
= (X + Y)(X’ + Y’) + XY 
= XX’ + XY’ + X’Y + YY’ + XY 
= XY’ + X’Y + XY 
= X(Y’ + Y) + X’Y 
= X + X’Y 
= (X + X’)(X + Y) 
= 1(X + Y) 
= X + Y 
 verdadeira 
 
b) XYZ = X'⊙Y⊙Z 
XYZ = (X’Y + XY’)Z 
= (X’Y + XY’)’Z + (X’Y + XY’)Z’ 
= (XY)’Z + (XY)Z’ 
= (X⊙Y)Z + (X⊙Y)’Z’ 
= X⊙Y⊙Z 
 falsa 
 
c) XYZW = X'⊙Y⊙Z⊙W' 
X’⊙Y⊙Z⊙W’ = (X’⊙Y)⊙(Z⊙W’) 
= (X’’Y’ + X’Y)⊙(Z’W’’ + ZW’) 
= (XY’ + X’Y)⊙(Z’W + ZW’) 
= (XY)⊙(ZW) 
 falsa 
 
d) (X⊙Y)'⊙Z = X'(Y⊙Z)' 
(X⊙Y)'⊙Z = (X⊙Y)Z (veja *) 
= X⊙(YZ) 
= X’(YZ) (veja **) 
= X’(Y⊙Z)’ 
 verdadeira 
 
(*) Provando que A’⊙B = A B (**) Provando que A’B = A ⊙B 
A’⊙B = A’’B’ + A’B A’B = A’’B + A’B’ 
= AB’ + A’B = AB + A’B’ 
= A B = A ⊙B 
6) Aplicando as leis da álgebra booleana, simplifique as seguintes expressões: 
(X'  negação de X) 
a) (AB + A'B)(A' + B)AB' 
= [B(A + A’)] [(A’AB’ + BAB’] = [B][0] = 0 
b) ACD' + A'C 
= C(AD’ + A’) = C[(A’ + A)(A’ + D’)] = C(A’ + D’) = C(AD)’ 
c) (A + B)(A+BC) + A'B'+ A'C' 
= AA + ABC + BA + BBC + A’B’ + A’C’ 
= A + ABC + AB + BC + A’B’ + A’C’ 
= A(1 + BC + B) + BC + A’B’ + A’C’ 
= A + BC + A’B’ + A’C’ 
= A + BC + A’(B’ + C’) 
= A + BC + A’(BC)’ 
= A + BC + (A + BC)’ 
= (A + BC) + (A + BC)’ 
= 1 
d) (X + XY)(X' + X'Y) 
= [X(1 + Y)] [X’(1 + Y)] 
= XX’ = 0 
e) QRT' + Q'R + QRT' 
= QR(T’ + T’) + Q’R 
= QRT’ + Q’R 
= R(QT’ + Q’) 
= R[(Q’ + Q)(Q’ + T’)] 
= R(Q’ + T’) 
= R(QT)’ 
f) A'B'C' + A'BC' + A'C 
= A’(B’C’ + BC’ + C) 
= A’[C’(B’ + B) + C] 
= A’(C’ + C) = A’ 
g) BD + B(D + E) + D'(D + F) 
= BD + BD + BE + D’D + D’F 
= BD + BE + D’F 
= B(D + E) + D’F 
h) A'B'C + (A + B + C')' + A'B'C'D 
= A’B’C + A’.B’.C’’ + A’B’C’D 
= A’B’C + A’B’C’D = A’B’(C + C’D) 
= A’B’(C + C’)(C + D) = A’B’(1)(C + D) 
= A’B’(C + D) = (A + B)’(C + D) 
i) (B + BC)(B + B'C)(B + D) 
= [(B + B)(B + C)] [(B + B’)(B + C)] (B + D) 
= B(B + C)(B + C)(B + D) 
= B(B + C)(B + D) 
= B(BB + BD + CB + CD) 
= BBB + BBD + BBC + BCD 
= B + BD + BC + BCD 
= B (1 + D + C + CD) = B 
j) ABCD + AB(CD)' +(AB)'CD 
= AB[CD + (CD)’] + (AB)’CD 
= AB + (AB)’CD 
= [AB + (AB)’][AB + CD] 
= AB + CD 
k) ABC[AB + C'(BC + AC)] 
= ABC[AB + C’BC + C’AC] 
= ABC[AB] 
= ABC 
l) A'B'C'D' + A'B'C'D + ABCD + ABCD' 
= A’B’C’(D’ + D) + ABC(D’ + D) 
= A’B’C’ + ABC 
m) XY + Y'Z + XZ 
= YX + Y’Z + XZ(Y + Y’) 
= YX + Y’Z + XZY + XZY’ 
= Y(X + XZ) + Y’(Z + XZ) 
= Y[X(1 + XZ)] + Y’[Z(1 + XZ)] 
= YX + Y’Z 
n) X'Y' + ZW' + XY' + Z'W' + ZW' 
= Y’(X’ + X) + W’(Z + Z’) 
= Y’ + W’ = (YW)’ 
 
7) Analise o circuito (entradas A e B, saídas C e D): 
 
 
 
 C = (KL)’ D = X’ 
 K = (AX)’ D = [(AB)’]’ 
 L = (BX)’ D = AB 
 X = (AB)’ 
 C = [(A(AB)’)’(B(AB)’)’]’ 
 C = [(A(A’+B’))’ (B(A’+B’))’]’ 
 C = [(AB’)’ (A’B)’]’ 
 C = [(A’+B’’) (A’’+B’)]’ 
 C = [(A’+B)(A+B’)]’ 
 C = [A’A + A’B’ + AB + BB’]’ 
 C = [A’B’ + AB]’ 
 C = [A⊙B]’ 
 C = A B 
 
Tabela Verdade: 
 
A B C D 
0 0 0 0 
0 1 1 0 
1 0 1 0 
1 1 0 1 
 
8) Projete um circuito combinacional com 4 variáveis de entrada que apresente 
nível alto na saída sempre que o número formado pelos bits de entrada seja 
primo. 
 
Passo 1: Fazer a tabela verdade: 
 
A B C D S 
0 0 0 0 0 
0 0 0 1 0 
0 0 1 0 1 
0 0 1 1 1 
0 1 0 0 0 
0 1 0 1 1 
0 1 1 0 0 
0 1 1 1 1 
1 0 0 0 0 
1 0 0 1 0 
1 0 1 0 0 
1 0 1 1 1 
1 1 0 0 0 
1 1 0 1 1 
1 1 1 0 0 
1 1 1 1 0 
 
Passo 2: Extrair e simplificar a expressão de saída S (por soma de termos onde 
S = 1 ou por mapa de Karnaugh). 
 
S = ... (problema seu) 
 
Passo 3: Desenhar o esquemático de circuito, a partir da expressão reduzida de 
S obtida no Passo 2. 
 
 (problema seu) 
 
9) Represente o diagrama de tempo dos dois circuitos a seguir. O que pode ser 
observado? Analise usando o teorema de De Morgan. 
 
 
 
Como todas as combinações envolvendo A e B foram testadas, o teorema de 
De Morgan está correto. 
10) Projetar um circuito conversor entre BCD e código Gray. 
 
 Código Gray: 
 Decimal A3A2A1A0 
 0 0 0 0 0 
 1 0 0 0 1 
 2 0 0 1 1 
 3 0 0 1 0 
 4 0 1 1 0 
 5 0 1 1 1 
 6 0 1 0 1 
 7 0 1 0 0 
 8 1 1 0 0 
 9 1 1 0 1 
 
Passo 1: Fazer a tabela verdade: 
 
Decimal 
Entradas Saídas 
A B C D A3 A2 A1 A0 
0 0 0 0 0 0 0 0 0 
1 0 0 0 1 0 0 0 1 
2 0 0 1 0 0 0 1 1 
3 0 0 1 1 0 0 1 0 
4 0 1 0 0 0 1 1 0 
5 0 1 0 1 0 1 1 1 
6 0 1 1 0 0 1 0 1 
7 0 1 1 1 0 1 0 0 
8 1 0 0 0 1 1 0 0 
9 1 0 0 1 1 1 0 1 
 1 0 1 0 X X X X 
 1 0 1 1 X X X X 
 1 1 0 0 X X X X 
 1 1 0 1 X X X X 
 1 1 1 0 X X X X 
 1 1 1 1 X X X X 
 
Passo 2: Extrair e simplificar as expressões de saída A3, A2, A1 e A0 (por soma de 
termos onde a respectiva coluna = 1 ou por mapa de Karnaugh). 
– Valores X (don’t care) deverão ser mapeados para 0 ou 1. 
– Cada coluna de saída deverá ser tratada de forma independente das 
demais. 
 
A3 = ... (problema seu) 
A2 = ... (problema seu) 
A1 = ... (problema seu) 
A0 = ... (problema seu) 
 
Passo 3: Desenhar o esquemáticode circuito, a partir das expressões reduzidas 
de A3, A2, A1 e A0 obtidas no Passo 2. 
 
 (problema seu) 
11) De acordo com a figura a seguir, quais as combinações de endereços que 
habilitam os blocos de memória RAM 0/ RAM 1 e RAM 2/ RAM 3 ? 
 
Observe que A3A2A1A0 são as entradas de endereço das memórias e CS' é o pino 
de habilitação, ativo em nível baixo. 
 
1. Os endereços de memória são colocados nas entradas AB7 a AB0. 
 
2. Quando em zero, o sinal CS’ habilita o chip de memória para uso de 4 linhas 
do barramento de dados (Entradas/Saídas indicadas pelos fios DB7 a DB0). 
 
3. Assim, os chips RAM-0 e RAM-1 serão habilitados para todos os endereços 
no formato: 
 
AB7 AB6 AB5 AB4 AB3 AB2 AB1 AB0 
0 0 0 0 X X X X 
 
 Isto é, todos os endereços entre 00000000 e 00001111 (os 16 primeiros 
endereços do sistema de memória, compreendidos entre 0 e 15). 
 
4. Já os chips RAM-2 e RAM-3 serão habilitados para todos os endereços no 
formato: 
 
AB7 AB6 AB5 AB4 AB3 AB2 AB1 AB0 
0 0 0 1 X X X X 
 
 Isto é, todos os endereços entre 00010000 e 00011111 (os 16 endereços 
seguintes do sistema de memória, compreendidos entre 16 e 31). 
 
 
 
 
12) Projetar um circuito gerador do bit de paridade (par e ímpar) para uma palavra 
de 4 bits. O bit de paridade é um dígito binário de teste que é adicionado à 
palavra ou informação, o qual, através de adequada codificação, pode 
possibilitar a detecção de um erro numa informação transmitida. Diz-se que o 
código gerado é do tipo paridade par, quando a soma dos bits de valor “1” 
presentes na informação total, incluindo o bit de teste, resulta em um número 
par. A recíproca é verdadeira, para o caso do código do tipo paridade ímpar. 
 
Passo 1: Fazer a tabela verdade: (problema seu) 
 
Entradas Saídas 
A B C D Par Ímpar 
0 0 0 0 
0 0 0 1 
0 0 1 0 
0 0 1 1 
0 1 0 0 
0 1 0 1 
0 1 1 0 
0 1 1 1 
1 0 0 0 
1 0 0 1 
1 0 1 0 
1 0 1 1 
1 1 0 0 
1 1 0 1 
1 1 1 0 
1 1 1 1 
 
Passo 2: Extrair e simplificar as expressões de saída Par e Ímpar (por soma de 
termos onde a respectiva coluna = 1 ou por mapa de Karnaugh). 
– Cada coluna de saída deverá ser tratada de forma independente. 
 
Par = ... (problema seu) 
Ímpar = ... (problema seu) 
 
Passo 3: Desenhar o esquemático de circuito, a partir das expressões reduzidas 
de Par e Ímpar obtidas no Passo 2. 
 
 (problema seu) 
 
 
 
 
 
 
 
 
 
 
 
13) A figura abaixo mostra a interseção de uma via preferencial com outra 
secundária. Vários sensores de detecção de veículos estão colocados ao longo 
das mãos de direção C e D (via principal) e A e B (via secundária). A saída de tais 
sensores será nível lógico BAIXO quando nenhum veículo for detectado, e será 
nível lógico ALTO em caso de detecção. O sinal de tráfego no cruzamento deve 
ser controlado como se segue: 
 O sinal leste-oeste (L-O) estará verde sempre que existirem veículos em 
ambas as vias de direção C e D; 
 O sinal leste-oeste (L-O) estará verde sempre que existirem veículos ou em C 
ou em D, estando as outras duas vias, A e B, sem nenhum veículo detectado. 
 O sinal norte-sul (N-S) estará verde sempre que existirem veículos em A e em 
B, estando C e D vazias. 
 O sinal norte-sul (N-S) estará verde quando ou A ou B estiverem ocupadas, 
enquanto C e D estiverem vazias. 
 O sinal leste-oeste (L-O) estará verde quando nenhum veículo tiver sido 
detectado pelos sensores. 
Usando as saídas dos sensores A, B, C, e D como entradas, projete um circuito 
lógico para controlar os sinais. Deve haver duas saídas, N_S e L_O, que vão para 
o nível lógico ALTO quando a luz correspondente for a verde. 
 
 
 
 
Mesmo processo do exercício anterior, com saídas N_S e L_O (as quais deverão ser 
complementares). Faça o mapeamento de valores don’t care (X), de forma a 
simplificar a resolução, lembrando que as saídas devem ser complementares. 
 
14) Trace o diagrama de tempo da saída Y em função das entradas A2, A1, A0, para o 
circuito abaixo: 
 
 
Pode-se resolver diretamente ou após a simplificação do circuito (método 
recomendado). 
15) Projetar um circuito que recebe uma entrada de quatro bits, cuja saída produz o 
maior número primo menor ou igual ao número formado pelos bits de entrada. 
A implementação deve ser feita com portas lógicas. 
 
Use como base o exercício 8, ampliando o número de saídas para quatro. 
 
16) Deseja-se detectar a presença das palavras binárias 1010, 1100, 0001, 1011. 
Projete o circuito para desempenhar esta função, sendo que a saída sinalizará 
com nível baixo a presença de um dos códigos. 
 
Usar o padrão de resolução baseado em tabela verdade. 
 
17) Quando a saída de cada um dos circuitos abaixo vai a nível alto, qual o código 
binário presente em cada entrada? O MSB é o A3. 
 
 
 
Exercício para o cara não zerar a prova. Dois possíveis problemas: 
– não cair na prova; ou 
– cair na prova e o cara ser tão esforçado a ponto de errar (aí sim será um 
grande problema). 
 
 
18) Analise o funcionamento do conversor BCD/7-segmentos, considerando como 
entrada o diagrama de tempo abaixo. Determine a sequência de dígitos 
mostrados no display. 
Trivial. 
19) Usando portas lógicas, projete um circuito combinacional com quatro entradas, 
cuja única saída vai a "1" sempre que a maioria dos bits na entrada tem valor 
lógico "0". 
 
Trivial. 
 
20) Considere que x1x0 representa um número binário de dois bits que pode assumir 
qualquer um de seus possíveis valores (00, 01, 10 ou 11). Igualmente, y1y0 
representa outro número binário de dois bits. Projete um circuito lógico que 
tenha para entradas x1, x0, y1, y0 e cuja saída seja "1", caso os números binários 
x1x0 e y1y0 sejam iguais. 
 
Trivial. 
 
21) Determine o diagrama de tempo (waveform) da saída X do circuito abaixo em 
função das entradas A, B, C, D. 
 
 
Pode-se resolver diretamente ou após a simplificação do circuito (método 
recomendado). 
 
 
22) O circuito combinacional abaixo (GeradorExpressoesReduzidas) é capaz de gerar 
expressões booleanas otimizadas de duas variáveis, com base em mapas de 
Karnaugh. 
 
 
 
 
 
 
 
 
As entradas do circuito (lado esquerdo) correspondem às células do mapa de 
Karnaugh, enquanto as saídas (lado direito) indicam quais termos estão 
presentes na expressão booleana reduzida, a partir das células preenchidas do 
mapa. 
 
Convenções de entrada: 
 
1 = célula correspondente preenchida; 
0 = célula correspondente vazia. 
 
Convenções de saída: 
 
1 = termo correspondente presente na expressão booleana reduzida; 
0 = termo correspondente ausente na expressão booleana reduzida. 
 
Construa o circuito GeradorExpressoesReduzidas, dando os nomes de suas 
entradas e saídas. 
 
Trivial. 
 
... 
To
do
s o
s p
os
sív
eis
 
ter
mo
s g
er
ad
os
 
po
r K
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na
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... 
To
da
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s p
os
sív
eis
 
cé
lul
as
 do
 
Ma
pa
 de
 K
ar
na
ug
h 
 
 
 
GeradorExpressoesReduzidas 
23) Considere a figura abaixo. A bomba d'água B1 leva água de um riacho até o 
tanque inferior, e a bomba B2 leva água do tanque inferior para o superior. A 
bomba B1 deve ligar com o objetivo de manter a água sempre próxima do nível 
máximo (S2), desligando ao atingir S2. A bomba B2 funciona da mesma forma, 
baseada nos níveis S3 e S4, mas não poderá funcionar caso o nível do tanque 
inferior esteja abaixo de S1. Se qualquer combinação que os sensores enviarem 
for impossível de ocorrer na prática, as duas bombas devem ser imediatamente 
desligadas, independentemente de qualquer outra situação. Projete o circuito 
descrito, fazendo as convenções necessárias. 
 
 
Trivial. Como não estamos preocupados emqueimar as bombas, podemos 
resolvê-lo a partir da tabela verdade (circuito combinacional). 
 
Para não queimarmos as bombas, o correto é utilizar flip-flops (circuito 
sequencial). Tal padrão de circuito é denominado FSM (Finite State Machine), o 
qual será visto após a prova, pelos sobreviventes.