mux_vhdl

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LIBRARY ieee;
USE ieee.std_logic_1164.all;
ENTITY mux_vhdl IS
PORT
(
	--CLOCK_27: IN std_logic_vector(1 DOWNTO 0);
	SW: IN std_logic_vector(9 DOWNTO 0);
	KEY: IN std_logic_vector(3 DOWNTO 0);
	LEDR: OUT std_logic_vector(9 DOWNTO 0)
	
);
END ENTITY;
ARCHITECTURE comportamento OF mux_vhdl IS
BEGIN
WITH SW(0) SELECT
LEDR(0) <= KEY(0) WHEN '0',
			 KEY(1) WHEN OTHERS;
END comportamento;