AMP_OP_Francisco_Victor
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AMPLIFICADOR DE DOIS ESTÁGIOS
Francisco Victor Esteves Lemos
Universidade Feder al do Piauí, Curso de Engen haria Elétrica
Graduando e m Engenharia Elétrica UFPI, Teresina, PI, Brasil
Matrícula: 20126 4706
victorleteves@gmail.co m
Resumo Documento referente ao projeto do
Amplificador de dois estágios CMOS realizado na
disciplina Projetos de Circuitos Integrados Analógicos e
Mistos, de caráter avaliativo. Tendo como objetivo criar e
testar no ambiente de simulação VIRTUOSO d a
CADENCE, desenvolvendo seu layo ut e aplicando os
efeitos parasitas, com o objetivo de aferir as características
de operação deste componente. A tecnologia de fabricação
empregada foi a IBM 180nm da GLOBALFOUNDRIES .
Palavras-chave Amplificador, CMOS, IBM1 80nm.
I. INTRODUÇÃO TEÓRICA
Os a mplificadores o peracionais são ele mentos chave e m
muitos siste mas analógicos e o desempenho d estes sistemas é
fortemente influenciado pelo d esempenho do amplificador
operacional.
Um do s circuitos mais utiliza dos para a implementação de
amplificadores operacionais é a configuração dois estágios
mostrada na Figura 1 . O primeiro estágio o estágio d iferencial
com transistores de entrada NMOS, Ml e M2 , e espelho de
corrente, M3 e M4, atuando como carga ativa. O cir cuito é
polarizado com uma fonte de co rrente independente, Ibias. Os
transistores M5 e M8 p ossuem a mesma razão d e aspec to,
então a corrente Ib ias flui no estágio difere ncial de entrada. O
segundo estágio é um inversor CMOS simples, co m M7 como
carga ativa. Como a capacitância de compensação, CC, atua
como uma capac itância Miller , este a mplificador op eracional
é chamado de amplificador operacional Miller. Esta
configuração oferece b oa tensão de mo do comum, excursã o
de saída e ganho de ten são em um circuito simples.
Fig. 1. Amplificador op eracional CMOS co mpensado.
Alguns dos parâ metros de p rojeto mais i mportantes de u m
amplificador operacional são: ganho de tensão e m malha
aberta, largura de banda de ganho unitário, margem de fase,
razão de rejeição de modo comum, razão de rejeição às fo ntes
de alimentação, “slew-ra te”, excursão de tensão na saída,
faixa d e tensão de modo co mum na entrada, desequilíbrio de
tensão, potência dissip ada e área ocupad a pelo circuito.
O circuito apresentado em Fig. 1 pode ser modelado p ara
pequenos sinais como ilustra Fig. 2. Com isso é possível realizar
melhores analises de comportamento e d e resposta de circuitos.
Contudo, o modelo visualizado em Fig 2 é de certo modo complexo,
então para analises do amplificador de 2 estagios como representado
em Fig 1, utili za-se um modelo simplificado para pequenos sinais,
Fig. 3.
Fig. 2. Amplificador operac ional modelo para p equenos sinais.
Fig. 3. Amplificador operacional modelo par a pequenos sinais ,
simplificado.
II. MATERIAIS UTILIZADOS
Programa VIRTUOSO/ CADENCE©.
Computador co m sistema operaci onal LINUX.
Software MATLAB©.
III. PROCEDIMENTOS E RESULTADOS
EXPERIMENT AIS
Para realizar o projeto de la yout e esque mático d o inver sor,
e sua verificação, fez-se nece ssário conheci mento prévio da
tecnologia de fabricação e das características d os transistore s
MOS que seriam empregados, A platafor ma para simulação
foi VIRTUOSO/CADENCE© , onde utilizou-se a tecnologia
IBM180nm da GLOBALFOUNDRIES, através da aplicação
da Technology Library cmrf7sf. A plo tagem gráfica d os d ados
coletados nas simulações ocorreram na plataforma
MATLAB©.
Inicialmente deter minou-se as dimensões dos tra nsistores
MOS e mpregados no Ampl ificador no primeiro estágio e após
isso, as dimensões r eferentes ao se gundo estágio.
Posteriormente ao pr ojeto matemático, criou -se o esquemático
e layout do circuito. Depois de realizadas essas etapas,
considerou-se os efeitos parasitas nos transistores e realizou-
se testes afim de aferir as características de operação do
Amplificador e avaliar os efeitos parasitas ao circui to
projetado.
Para um projeto de um Am plificador de 2 estágios no
VIRTUOSO, tem-se um esquema co mo ilust rado em Fig. 4 .
Os parâmetros de projeto do circuito estão dispostos em
Tabela 1, a partir deles que desenvolveu -se o pro jeto de
dimensionar os transistores que o irão compor. A
capacitâ ncia de carga , conectada a saída d o segundo estágio
do amplificador foi considera da de 10pF .
Tabela 1 Requisito s de operaçã o do Amplificador de 2
estágios.
VDD[V]
VSS [V]
ICMR+[V]
ICMR-[V]
1.8
0
1.5
0.9
SR[V/uS]
GBW[MHz]
AVdc[dB]
PM
60
10
60
60º
Fig. 4. Esquemático do Amplificador 2 estágios utilizando
transistores MOS no VIRTUOSO.
Simulou-se o PMOS e NM OS, para obter seus p arâ metros
de funcionamento. A T abela 2 dispõe dos p rincipais dados
obtidos por estas duas simulações. Fez-se a simulação d e cada
transistor na view schema tic no VIRTUOSO, selecionando-se
a opção ADE L, escolhendo o tipo d e teste como DC.
Tabela 2 Da dos das simulações no ADE L do PM OS e
NMOS.
Vth[V]
β [A/V²]]
NMOS
409,6m
1,575m
PMOS
-415m
316,4µ
Os cálculos necessários p ara dimensionamento do s
transistores empregaram analises do modelo de peq uenos
sinais para o circuito, assim como analise de Po los e Zeros no
domínio da frequência.
A. Determinação d os componentes do A mplificador
1) Capacitor de acoplamen to
Para PM =60º, CC ≥ 0.22CL (1)
CL
= 10pF
CC = 3pF
2) Corrente de polarização
SR = ISS/CC (2)
ISS
= 180u A
3) Transistores M3 e M4
Para que M1 esteja na saturação, d eve-se:
Vds1 ≥Vgs1 –Vth1 (3)
Vx≥ICMR(+) – Vth1 (4)
Aplicando os valores d a Tabela 1 e 2:
Vx≥1.2V
Vds3 = Vdd Vx = Vgs (5)
Vgs = 0.6V
 
 
  
 
 
Aplicando os valores co nhecidos, tem -se:
   

4) Transistores M1 e M2
GBW = g m2/2πCc ()
Gm2=10M*3p *2π=18 8.5uA/V
 
 
   

5) Transistor M5
Para que M5 opere na saturação:
Vin≥ Vgs1 +Vds(sat) =>Vin≥Vgs1+Vy (8)
ICMR(-)≥Vgs1+V y => Vy=0.9 -1.2=-0.3V
Logo, não havera polar ização para q ue o transistor M5 o pere
na saturação. P or tanto é necessário que haj a um
comprometimento entre as d imensões dos transistores M 1,2 e
com Vgs1.
 
 
  
   
 
   

     
 


Com posse dessa nova dimensão para os transistores M1,2,
fez-se uma simulaçã o no ADE L, para encontrar o novo valor
de Vgs1, que deu 655.8mV. Ap licando esse novo valor em ( 8):
Vds(sat) = 244 .2mV
  
   
 

6) Transistor M6 e M7
Esta parte envolvendo esse s dois tr ansistores con figura o
segundo estágio d o amplificador .

 

gm6 ≥10gm1 (13)
Para as novas dimensões de M1, no teste ADE L -> Teste
DC -> DC Operations Points, determinou -se gm1 =
919.4uA/v
Desenvolvendo (12 ):

 

 
Aplicando os valores co nheci dos em (14):
  

   
 
I6 = 1 .05mA = I7

  

  

Todas as dimensões d os transistores pro jetadas estão
apresentadas em Tab ela 3. O transistor M8 co rresponde ao
transistor que faz espel ho de corrente co m o M5.
Tabela 3 Di mensões dos Tra nsistores MOS no AMP. 2
Estágios.
M1
M2
M3
M4
M5
M6
M7
M8
W[um]
19.2
19.2
96.4
96.4
18.5
240
108
18.5
L[um]
1
1
1
1
1
0.262
1
1
B. Layout e Testes
Após a deter minação d as dimen sões dos tr ansistores e
eventuais aj ustes necessários no esquemático para que o
mesmo estivesse com seu sl ew rate dentro dos requisitos
especificados, realizou -se a criação do layout do circuito,
como apresentado e m Fig. 3.
Fig. 5. Layout do Amplificador projetado no VIRTUOSO.
Contudo esse layout do oscilador apresentado em Fig. 5 é
quase id ealizado . Afi m de adicionar ao projeto
características mais “reais” aplicou -se as capacitâncias e
resistências parasita s, como visualizado em Fig. 6.
Para extrair os efeitos parasitas para o Layout, na view
Layout Suite GXL, selecionou a opção QRC -> Run Assura-
QRC, o nde o tipo de par asitas escolhido foi RC. Com es ses
passos, uma nova view chamad a av_extracted foi criada dentro
da célula onde o oscilador se encontra.
Fig. 6. Zoom em um trecho do Layout do Amp lificador projetado no
VIRTUOSO com aplicação das capacitâncias parasitas.
Com o intuito de observar as características do circuito, se
o mesmo cumpria os requisito s mínimos prop ostos e quais o s
efeitos que elementos parasitas realizavam no me smo , foi
proposto 3 tipos de teste o tipo ac, dc e trans na Cell View,
ADE XL. Fi gura 5 apresenta o esquemático e mpregando dois
amplificadores, co m e se m efeitos p arasitas. A respo sta do
ganho e de fase para cada um destes elemento s estão dispostos
em Figura 8 e 9, respectivamente.
No teste ac e mpregou -se a frequência variando e ntre 1 a
300MHz, com a tensão comum nos ter minais de 1.2V (tensão
media) e uma tensão variável de 1mV.
Fig. 7. Esquemático do teste envolvendo dois amplificadores de 2
estagios, com e sem efeitos parasitas.