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ELETRÔNICA ANALÓGICA AULA 3 Profª Viviana Raquel Zurro 2 CONVERSA INICIAL Caro aluno, nesta aula estudaremos transístores de efeito de campo (FET – field effect transistor em inglês), um dispositivo semicondutor no qual a corrente é controlada por um campo elétrico. Existem três tipos básicos de FETs: Transistor de efeito de campo de junção chamado de JFET ou simplesmente FET. Transistor de efeito de campo de porta isolada que pode ser chamado de: IGFET: insulated-gate field effect transistor (transistor de efeito de campo de porta isolada). MOS: metal oxide semiconductor (metal óxido semicondutor). MOST: metal oxide semiconductor transistor (metal óxido semicondutor). MOSFET: metal oxide semiconductor field effect transistor (transistor de efeito de campo metal óxido semicondutor). Transistor de efeito de campo metal semicondutor MESFET: metal semiconductor field effect transistor. TEMA 1 – TRANSISTORES DE EFEITO DE CAMPO DE JUNÇÃO Transistores bipolares de junção são estruturalmente diferentes dos FETs. O princípio de funcionamento do TBJ (BJT em inglês) é baseado na corrente de base, e o do FET é baseado na tensão da porta. As principais diferenças do FET são: Apresentam altíssima impedância de entrada (na faixa dos 𝑇Ω atualmente); São de fácil fabricação e ocupam muito menos espaço que os TBJ quando integrados; São dispositivos unipolares, ou seja, sua operação depende somente do fluxo de portadores majoritários; Quando a corrente de dreno é zero, eles não apresentam tensão de offset, o que faz deles excelentes chaveadores; A principal desvantagem é o produto ganho banda passante que é menor do que o do TBJ. 3 O FET pode ser de canal n ou de canal p. No de canal n, os portadores majoritários são elétrons, e no de canal p, os portadores majoritários são as lacunas. O FET de canal n é similar ao transistor NPN, e as aplicações analógicas são similares. O FET de canal p é similar ao transistor PNP, e as aplicações analógicas são similares. A Figura 1 mostra os diferentes símbolos para FETs. Os MOSFETS serão estudados nos temas seguintes. Figura 1 – Símbolos para diferentes tipos de transistores de efeito de campo Fonte: Adaptado de Wikipedia, 2019. 1.1 Características do transistor de efeito de campo de junção O transistor de efeito de campo de junção (JFET do inglês junction field effect transistor) é um dispositivo de três terminais, denominados: G (gate): porta. D (drain): dreno. S (source): fonte. Figura 2 – Estrutura de um transistor de efeito de campo de junção de canal n Fonte: Boylestad; Nashelsky, 2013. 4 Há dois tipos de transistores de efeito de campo: de canal n e de canal p. A função do transistor de canal n é equivalente à do transistor bipolar NPN, e a do canal p à do PNP, mas com princípios de funcionamento muito diferentes. Na Figura 2 podemos ver a estrutura de um JFET em que a porta é de material do tipo p, e o canal entre dreno e fonte é do tipo n, por isso este é chamado de JFET de canal n. No caso do transistor de canal p, a porta é de material tipo n, e o canal é de material tipo p. Nos dois casos, o que diferencia o dreno da fonte é a dopagem, que é muito maior na fonte do que no dreno. A dopagem é gradativa, com altíssima concentração na fonte (S), e vai diminuindo gradualmente até chegar no dreno (D) com uma concentração bem menor. Os terminais são ligados ao circuito externo por meio de contatos ôhmicos. O terminal da porta no JFET de canal n está conectado aos dois lados p, e no de canal p, aos dois lados n. Deste jeito, formam-se junções p-n dos dois lados do canal, aparecendo regiões de depleção (sem portadores livres). Na ausência de fonte externa, essas duas regiões comportam-se como junções p-n não polarizadas. A circulação de corrente no canal é controlada pela tensão da porta, que administra a largura do canal aumentando ou diminuindo a largura das regiões de depleção. O funcionamento do FET é similar ao da torneira da Figura 3, na qual a abertura ou fechamento da porta controla a circulação de corrente entre a fonte e o dreno, mas essa é somente uma analogia para explicar aproximadamente o princípio de funcionamento. Figura 3 – Analogia entre controle de fluxo de água de uma torneira e o controle de corrente do canal do FET Fonte: Boylestad; Nashelsky, 2013. Aplicando uma tensão positiva ao dreno (𝑉𝐷𝐷 = 𝑉𝐷𝑆) e conectando a porta e a fonte no terra (tensão porta – fonte 𝑉𝐺𝑆 = 0 [𝑉]), a região de depleção penetrará no canal como mostra a Figura 4. Nesta figura, podemos ver que a 5 região de depleção é mais larga na região do dreno que na região da fonte, pois a fonte tem dopagem maior, e com maior dopagem há menor resistência do canal na região. Nestas condições, a fonte 𝑉𝐷𝐷 atrai os elétrons provenientes da fonte, estabelecendo uma corrente 𝐼𝐷 que circula de dreno para fonte. A corrente de dreno é a mesma corrente da fonte, limitada pela resistência do canal. A corrente da porta é 𝐼𝐺 = 0 [𝐴] devido à polarização reversa entre a porta e o canal. Figura 4 – Estado do JFET com 𝑉𝐺𝑆 = 0 [𝑉] e 𝑉𝐷𝑆 > 0 Fonte: Boylestad; Nashelsky, 2013. 1.2 Tensão de pinch-off À medida que a tensão 𝑉𝐷𝑆 (tensão dreno-fonte) aumenta, por lei de Ohm, a corrente do canal aumenta, como mostrado na Figura 5 (a). De acordo com a figura, podemos deduzir que, para valores pequenos (menores que um limiar) de 𝑉𝐷𝑆, a resistência do canal é praticamente constante. Quando 𝑉𝐷𝑆 se aproxima de 𝑉𝑃 as regiões de depleção penetram cada vez mais no canal, reduzindo a largura e aumentando a resistência deste. Quanto maior a resistência, mais horizontal é a curva da figura 5a. Se a tensão 𝑉𝐷𝑆 aumentar o suficiente, as regiões de depleção na Figura 5 (b) parecem se tocar. Nesse momento, acontece o estrangulamento do canal. A tensão na qual acontece o estrangulamento é chamada de tensão de estrangulamento, constrição ou pinch- off, denominada 𝑉𝑃. Aparentemente, as regiões de depleção encostam, portanto o canal estaria completamente fechado em 𝐼𝐷 = 0 [𝑚𝐴], mas na realidade existe um canal muito estreito que permite a passagem de corrente de alta densidade 6 chamada 𝐼𝐷𝑆𝑆 ou corrente de saturação. Para 𝑉𝐷𝑆 > 𝑉𝑃, o estrangulamento vai se estendendo a todo o comprimento do canal, mas a corrente de dreno permanece a mesma. Isso significa que para 𝑉𝐷𝑆 > 𝑉𝑃, o FET se comporta como uma fonte de corrente controlada (dependente) pela tensão da porta (enquanto o TBJ se comporta como fonte de corrente controlada pela corrente da base). 𝐼𝐷𝑆𝑆 é a máxima corrente de dreno quando 𝑉𝐺𝑆 = 0 [𝑉] e 𝑉𝐷𝑆 > |𝑉𝑃| Tanto 𝐼𝐷𝑆𝑆 quanto 𝑉𝑃 (comumente chamada de 𝑉𝐺𝑆(𝑜𝑓𝑓) nas folhas de dados) são dados do fabricante do FET. Figura 5 – (a) Curva corrente tensão para 𝑉𝐺𝑆 = 0 [𝑉]; (b) canal do FET em estrangulamento Fonte: Boylestad; Nashelsky, 2013. 1.3 Tensão 𝑽𝑮𝑺 < 𝟎 A tensão 𝑉𝐺𝑆 é a tensão de controle do FET. Assim como o TBJ, existem curvas de entrada e saída que relacionam tensões e correntes. Na Figura 6 (a), coloca-se uma tensão 𝑉𝐺𝑆 = −1 [𝑉] junto com uma tensão 𝑉𝐷𝑆 > 0. 7 Figura 6 – (a) Tensão negativa de -1 [V] no terminal G de um FET; (b) JFET de canal n: curvas características para 𝐼𝐷𝑆𝑆 = 8 [𝑚𝐴] e 𝑉𝑃 = −4 [𝑉] Fonte: Boylestad; Nashelsky, 2013. Essa tensão negativa entre porta e fonte polariza reversamente as junções entre a porta e o canal, provocando o mesmo efeito explicado para 𝑉𝐺𝑆 = 0 [𝑉], mas com tensões menores em 𝑉𝐷𝑆. De acordo com a Figura 6 (b), podemos observar que à medida que 𝑉𝐺𝑆 diminui (aumenta em módulo), a tensão de pinch- off também diminui. A intenção de colocar tensões menores entre porta e fonteé atingir a saturação para valores menores de 𝑉𝐷𝑆. Desta forma, quando 𝑉𝐺𝑆 = −𝑉𝑃, a corrente 𝐼𝐷 será praticamente zero, levando o transistor ao corte. A região à direita do lugar geométrico do estrangulamento é chamada região de saturação, de amplificação linear ou de corrente constante. É nela que o transistor se comporta como amplificador. O valor da tensão 𝑉𝐺𝑆 que fecha a passagem de corrente pelo canal (𝐼𝐷 = 0 [𝑚𝐴]) é definido por 𝑉𝐺𝑆 = 𝑉𝑃, sendo 𝑉𝑃 uma tensão negativa para FETs de canal n e positiva para FETs de canal p. 1.4 Resistor controlado por tensão Também chamado de VVR (voltage variable resistor), VCR (voltage controlled resistor) ou VDR (voltage dependent resistor). Na Figura 6 (b), a região à esquerda do pinch-off é chamada de resistência controlada por tensão ou região ôhmica. Nessa região, o transistor pode ser usado como resistor, cuja resistência é controlada pela tensão de porta fonte. O dispositivo nessa região é usado como resistor em sistemas de controle automático de ganho, por exemplo, 8 ou como resistência de proteção em circuitos digitais. A fórmula de cálculo aproximado da resistência é dada na equação (1), me que 𝑟𝑜 é a resistência para 𝑉𝐺𝑆 = 0 [𝑉] e 𝑟𝑑 é a resistência para um determinado valor de 𝑉𝐺𝑆. 𝑟𝑑 = 𝑟𝑜 (1 − 𝑉𝐺𝑆/𝑉𝑃)2 (1) Nota: para o JFET de canal p, a análise e os valores são similares, só que os valores positivos no canal n são negativos no canal p e vice-versa. 1.5 Curvas de transferência Enquanto no TBJ há uma relação linear entre corrente da base e corrente de coletor, no JFET a relação entre tensão de porta-fonte e corrente de dreno não é linear e é definida pela equação de Shockley: 𝐼𝐷 = 𝐼𝐷𝑆𝑆 (1 − 𝑉𝐺𝑆 𝑉𝑃 ) 2 (2) A curva de transferência definida pela equação de Shockley não é afetada pelo circuito externo ao qual o dispositivo está conectado. De acordo com a equação (2), podemos verificar o seguinte: Para 𝑉𝐺𝑆 = 0 [𝑉] 𝐼𝐷 = 𝐼𝐷𝑆𝑆 (1 − 0 𝑉𝑃 ) 2 = 𝐼𝐷𝑆𝑆(1 − 0) 2 𝐼𝐷 = 𝐼𝐷𝑆𝑆|𝑉𝐺𝑆=0 Para 𝑉𝐺𝑆 = 𝑉𝑃 𝐼𝐷 = 𝐼𝐷𝑆𝑆 (1 − 𝑉𝑃 𝑉𝑃 ) 2 = 𝐼𝐷𝑆𝑆(1 − 1) 2 𝐼𝐷 = 0 [𝑚𝐴]|𝑉𝐺𝑆=𝑉𝑃 A Figura 7 mostra a curva de transferência de um JFET de canal n. Figura 7 – Curva de transferência de um JFET de canal n Fonte: Boylestad; Nashelsky, 2013. 9 Nesse gráfico, podemos ver que para 𝑉𝐺𝑆 = −2 [𝑉], 𝐼𝐷 = 2 [𝑚𝐴], aplicando a equação (2): 𝐼𝐷 = 𝐼𝐷𝑆𝑆 (1 − 𝑉𝐺𝑆 𝑉𝑃 ) 2 = 8 (1 − −2 −4 ) 2 [𝑚𝐴] = 0,25.8 [𝑚𝐴] 𝐼𝐷 = 2 [𝑚𝐴]|𝑉𝐺𝑆=−2 [𝑉] A partir da equação (2), podemos deduzir que: 𝑉𝐺𝑆 = 𝑉𝑃 (1 − √ 𝐼𝐷 𝐼𝐷𝑆𝑆 ) (3) TEMA 2 – POLARIZAÇÃO DO JFET E MODELO PARA PEQUENOS SINAIS Assim como no transistor de junção, polarizar um transistor de efeito de campo é escolher e calcular um determinado ponto de trabalho ajustando tensões e correntes por meio de uma rede resistiva externa. Enquanto no transistor de junção a relação entre corrente da base e corrente de coletor é linear na região ativa, no transistor de efeito de campo, a relação entre corrente de dreno e tensão de porta não é linear, respondendo à equação de Shockley. Para análise em CC, é mais fácil trabalhar com métodos gráficos. No caso dos transistores de efeito de campo, a variável de controle é a tensão da porta, e a variável controlada é a corrente de dreno. Para análise CC do amplificador com JFET, as equações a serem avaliadas são a equação de Shockley (2) e as seguintes considerações: 𝐼𝐺 ≈ 0 [𝑚𝐴] 𝐼𝐷 = 𝐼𝑆 (4) 2.1 Configurações Fonte comum: o sinal de entrada entra pela porta do transistor e sai pelo dreno, sendo a fonte comum aos circuitos de entrada e de saída do transistor. Dreno comum: o sinal de entrada entra pela porta do transistor e sai pela fonte, sendo o dreno comum aos circuitos de entrada e de saída do transistor. Porta comum: o sinal de entrada entra pela fonte do transistor e sai pelo dreno, sendo a porta comum aos circuitos de entrada e de saída do transistor. Nota: Não existe configuração em que o sinal entre pelo dreno ou saia pela porta. 10 2.2 Polarização fixa Esta é a configuração mais simples e pode ser calculada tanto por método matemático quanto por método gráfico. No circuito da Figura 8 (a), os capacitores servem para desacople de contínua, ou seja, para bloquear a corrente contínua proveniente da polarização da etapa anterior (𝐶1) e para evitar que a corrente contínua de polarização da etapa passe para a etapa seguinte (𝐶2). Para análise CC, os capacitores estão em circuito aberto. A Figura 8 (b) mostra o circuito pronto para análise CC. Como não circula corrente por (𝑅𝐺), a queda de tensão nela será zero, por isso foi tirada do circuito b. 𝑉𝐺𝑆 = −𝑉𝐺𝐺 (5) Como 𝑉𝐺𝑆 é um valor fixo, ele pode ser usado na equação de Shockley diretamente, respeitando seu sinal e sua magnitude. Para análise gráfica, na Figura 9 podemos ver dois casos: 𝑉𝐺𝑆 = 𝑉𝑃 2 𝑉𝐺𝑆 = −𝑉𝐺𝐺 Figura 8 – (a) Polarização fixa; (b) circuito para análise em contínua Fonte: Boylestad; Nashelsky, 2013. Para o primeiro caso, o ponto de interseção da reta vertical com a curva da equação de Shockley determina 𝐼𝐷 = 𝐼𝐷𝑆𝑆 4 . No segundo caso, a reta vertical está em 𝑉𝐺𝑆 = −𝑉𝐺𝐺, e a corrente de dreno é determinada pela interseção entre 11 a reta e a curva. O ponto 𝑄 é o ponto de operação (ponto quiescente) calculado graficamente. Figura 9 – (a) Equação de Shockley; (b) análise gráfica para polarização fixa Fonte: Boylestad; Nashelsky, 2013. Para analisar a saída, utilizamos as Leis de Kirchoff. A malha de saída é definida pela equação (6): 𝑉𝐷𝐷 = 𝐼𝐷 . 𝑅𝐷 + 𝑉𝐷𝑆 (6) 2.3 Autopolarização A configuração por autopolarização não precisa da fonte ligada à porta. A tensão de controle nesse caso é a tensão do resistor 𝑅𝑆. Figura 10 – (a) Autopolarização; (b) circuito para análise em contínua Fonte: Boylestad; Nashelsky, 2013. Analisando a malha de entrada, temos as seguintes equações: 𝑉𝑅𝑆 = 𝐼𝐷𝑅𝑆 𝑉𝐺𝑆 + 𝑉𝑅𝑆 = 0 𝑉𝐺𝑆 = −𝑉𝑅𝑆 𝑉𝐺𝑆 = −𝐼𝐷𝑅𝑆 (7) 12 A tensão de porta fonte é função da corrente de dreno, portanto a amplitude dessa tensão não vai mais ser constante, como na polarização fixa. 2.3.1 Resolução matemática 𝐼𝐷 = 𝐼𝐷𝑆𝑆 (1 − 𝑉𝐺𝑆 𝑉𝑃 ) 2 𝐼𝐷 = 𝐼𝐷𝑆𝑆 (1 − −𝐼𝐷𝑅𝑆 𝑉𝑃 ) 2 𝐼𝐷 = 𝐼𝐷𝑆𝑆 (1 + 𝐼𝐷𝑅𝑆 𝑉𝑃 ) 2 Trabalhando com as equações anteriores, a equação para calcular 𝐼𝐷 seria uma equação quadrática da seguinte forma: 𝐼𝐷 2 [𝐼𝐷𝑆𝑆 ( 𝑅𝑆 𝑉𝑃 ) 2 ] + 𝐼𝐷 [2𝐼𝐷𝑆𝑆 𝐼𝐷𝑅𝑆 𝑉𝑃 ] + 𝐼𝐷𝑆𝑆 = 0 (8) Aplicando essa equação de segundo grau, a corrente 𝐼𝐷 pode ser calculada pelo método matemático. 2.3.2 Resolução gráfica Para resolver pelo método gráfico, precisamos da curva de transferência. Sobre essa curva será traçada uma reta. Para definir a reta, serão escolhidos dois pontos considerando a equação (7). O ponto de interseção da reta de autopolarização com a curva de transferência determinará o ponto quiescente do JFET. 𝐼𝐷 = 0 𝑉𝐺𝑆 = −𝐼𝐷𝑅𝑆 = 0 𝐼𝐷 = 𝐼𝐷𝑆𝑆 2 𝑉𝐺𝑆 = − 𝐼𝐷𝑆𝑆. 𝑅𝑆 2 Figura 11 – Reta de autopolarização Fonte: Boylestad; Nashelsky, 2013. 13 A saída pode ser analisada aplicando Lei de Kirchoff das malhas: 𝑉𝐷𝐷 = 𝐼𝐷 . 𝑅𝐷 + 𝑉𝐷𝑆 + 𝑉𝑅𝑆 𝑉𝐷𝐷 = 𝐼𝐷 . 𝑅𝐷 + 𝑉𝐷𝑆 + 𝐼𝐷 . 𝑅𝑆 𝑉𝐷𝐷 = 𝐼𝐷 . (𝑅𝐷 + 𝑅𝑆) + 𝑉𝐷𝑆 (9) 2.4 Polarização por divisor de tensão Este tipo de polarização é similar ao da aplicada em transístores de junção, mas, como a corrente na porta é igual a zero, é possível aplicar divisor de tensão. Figura 12 – (a) Polarização por divisor de tensão; (b) circuito para análise em contínua Fonte: Boylestad; Nashelsky, 2013. A corrente da porta do transistor é igual a zero, então, se aplicarmos a lei de Kirchoffdas malhas na malha indicada na Figura 12 (b): 𝑉𝐺 = 𝑉𝐺𝑆 + 𝑉𝑅𝑆 𝑉𝑅𝑆 = 𝐼𝑆. 𝑅𝑆 = 𝐼𝐷 . 𝑅𝑆 𝑉𝐺𝑆 = 𝑉𝐺 − 𝑉𝑅𝑆 (10) A tensão 𝑉𝐺 e o resistor 𝑅𝑆 são escolhidos pelo projetista de acordo com o projeto, e 𝑉𝐺𝑆 e 𝐼𝐷 são variáveis da equação de Shockley. Da equação (10) podemos deduzir que se 𝐼𝐷 = 0: 𝑉𝐺𝑆 = 𝑉𝐺|𝐼𝐷=0 (11) 14 E para 𝑉𝐺𝑆 = 0: 0 = 𝑉𝐺 − 𝐼𝐷 . 𝑅𝑆 𝑉𝐺 = 𝐼𝐷 . 𝑅𝑆 𝐼𝐷 = 𝑉𝐺 𝑅𝑆 | 𝑉𝐺𝑆=0 (12) Com os dois pontos definidos pelas equações (11) e (12), podemos traçar a reta de polarização, como mostra a Figura 13. Figura 13 – Polarização por divisor de tensão, reta de polarização Fonte: Boylestad; Nashelsky, 2013. O ponto onde a reta intercepta a curva define o ponto de operação do transistor. Para valores maiores de 𝑅𝑆, a corrente de dreno será menor, como consequência a inclinação da reta de polarização terá um ângulo menor, como mostra a Figura 14. 𝑉𝐺𝑆 = −𝑉𝐺𝐺 (5) Como 𝑉𝐺𝑆 é um valor fixo e pode ser usado na equação de Shockley diretamente, respeitando seu sinal e sua magnitude. Para análise gráfica, na Figura 9 podemos ver dois casos: 1. 𝑉𝐺𝑆 = 𝑉𝑃 2 2. 𝑉𝐺𝑆 = −𝑉𝐺𝐺 15 Figura 14 – Retas de polarização para duas resistências de fonte de valões diferentes Fonte: Boylestad; Nashelsky, 2013. Uma vez calculado o ponto de operação, a análise do circuito é feita por leis de Kirchoff. Para a malha de entrada: 𝐼𝑅1 = 𝐼𝑅2 = 𝑉𝐷𝐷 𝑅1 + 𝑅2 (13) Para a malha de saída: 𝑉𝐷𝐷 = 𝑉𝐷𝑆 + 𝐼𝐷(𝑅𝐷 + 𝑅𝑆) ⟹ 𝑉𝐷𝑆 = 𝑉𝐷𝐷 − 𝐼𝐷(𝑅𝐷 + 𝑅𝑆) (14) 𝑉𝐷 = 𝑉𝐷𝐷 − 𝐼𝐷𝑅𝐷 (15) 𝑉𝑆 = 𝐼𝐷𝑅𝑆 (16) 2.5 Porta comum A configuração porta comum é aquela na qual o sinal entra na fonte e sai no dreno, e a porta está ligada ao terra. Figura 15 – Configuração porta comum Fonte: Boylestad; Nashelsky, 2013. 16 𝑉𝑆𝑆 = 𝑉𝐺𝑆 + 𝐼𝑆𝑅𝑆 𝐼𝐷 = 𝐼𝑆 𝑉𝐺𝑆 = 𝑉𝑆𝑆 − 𝐼𝐷𝑅𝑆 (18) Se 𝐼𝐷 = 0: 𝑉𝐺𝑆 = 𝑉𝑆𝑆|𝐼𝐷=0 (19) E para 𝑉𝐺𝑆 = 0: 0 = 𝑉𝑆𝑆 − 𝐼𝐷 . 𝑅𝑆 𝑉𝑆𝑆 = 𝐼𝐷 . 𝑅𝑆 𝐼𝐷 = 𝑉𝑆𝑆 𝑅𝑆 | 𝑉𝐺𝑆=0 (20) Com os dois pontos definidos pelas equações (19) e (20), podemos traçar a reta de polarização, como mostra a Figura 16. Figura 16 – Determinação do ponto quiescente para configuração porta comum Fonte: Boylestad; Nashelsky, 2013. Na Figura 15 (b), podemos ver que as fontes de alimentação de dreno e de fonte estão em série se somando, portanto: 𝑉𝐷𝐷 + 𝑉𝑆𝑆 = 𝐼𝐷𝑅𝐷 + 𝑉𝐷𝑆 + 𝐼𝐷𝑅𝑆 𝑉𝐷𝑆 = 𝑉𝐷𝐷 + 𝑉𝑆𝑆 − 𝐼𝐷(𝑅𝐷 + 𝑅𝑆) (21) 𝑉𝐷 = 𝑉𝐷𝐷 − 𝐼𝐷𝑅𝐷 (22) 𝑉𝑆 = −𝑉𝑆𝑆 + 𝐼𝐷𝑅𝑆 (23) 2.6 Modelo para pequenos sinais Para analisar o comportamento do JFET com sinais variáveis, é necessário usar o modelo de pequenos sinais, como o da Figura 17. Considerando que a tensão porta fonte controla a corrente de dreno, definimos a transcondutância 𝑔𝑚 como a variação da corrente de dreno em função da variação da tensão de porta fonte: 17 𝑔𝑚 = Δ𝐼𝐷 Δ𝑉𝐺𝑆 = 2𝐼𝐷𝑆𝑆 |𝑉𝑃| [1 − 𝑉𝐺𝑆 𝑉𝑃 ] (24) Um caso particular acontece para 𝑉𝐺𝑆 = 0, que chamaremos de 𝑔𝑚0 𝑔𝑚 = 2𝐼𝐷𝑆𝑆 |𝑉𝑃| [1 − 𝑉𝐺𝑆 𝑉𝑃 ]| 𝑉𝐺𝑆=0 = 𝑔𝑚0 𝑔𝑚0 = 2𝐼𝐷𝑆𝑆 |𝑉𝑃| (25) Portanto: 𝑔𝑚 = 𝑔𝑚0 [1 − 𝑉𝐺𝑆 𝑉𝑃 ] = 𝑔𝑚0√ 𝐼𝐷 𝐼𝐷𝑆𝑆 (26) Figura 17 – Quadripolo equivalente do JFET para sinais variáveis Fonte: Boylestad; Nashelsky, 2013. Na Figura 17, podemos observar que a impedância de entrada é infinita (a porta está em circuito aberto), a corrente de dreno é representada pela fonte controlada por tensão, e 𝑟𝑑 é a impedância de saída determinada pelas curvas de saída e pode ser definida como: 𝑟𝑑 = Δ𝑉𝐷𝑆 Δ𝐼𝐷 | 𝑉𝐺𝑆 𝑐𝑜𝑛𝑠𝑡𝑎𝑛𝑡𝑒 (27) 18 Figura 18 – (a) Circuito em configuração fonte comum com polarização fixa; (b) circuito equivalente para análise de pequenos sinais Fonte: Boylestad; Nashelsky, 2013. Para pequenos sinais, o JFET é substituído no circuito de polarização pelo modelo como mostra a Figura 18. O circuito da Figura 18 (b) pode ser analisado por leis de Kirchoff e de Ohm, curtocircuitando as fontes e os capacitores de desacople (teorema de superposição). A transcondutância se mede em Siemens [S], e a resistência de saída (dreno) em Ohms [Ω]. TEMA 3 – TRANSISTOR DE EFEITO DE CAMPO MOS Existem dois tipos de transistores MOS: Enriquecimento ou intensificação (E-MOSFET). Depleção (D-MOSFET). A diferença entre eles está principalmente no modo de operação. O MOSFET de enriquecimento (intensificação) é o mais usado. Enriquecimento: Sem aplicação de tensão na porta, o canal não existe. O canal se forma se aplicarmos uma tensão maior do que um determinado limiar. Com tensão 𝑉𝐺𝑆 = 0 [𝑉], ele equivale a uma chave aberta. Portanto, podemos dizer que ele é normal aberto. Ele tem corrente de difusão. Depleção: O canal é construído por dopagem no momento da fabricação. 19 Ele precisa de tensão 𝑉𝐺𝑆 para desligar e equivale a uma chave fechada, portanto podemos dizer que é normal fechado. Ele não tem corrente de difusão. Para os dois tipos de transistores, existe uma camada de dióxido de silício (SiO2) que isola a porta do substrato (enriquecimento) ou do canal (depleção), daí vem o nome de MOS ou transistor de porta isolada. O dióxido de silício é um dielétrico que estabelece um campo elétrico quando conectado a uma tensão. Esse dielétrico é responsável por: Isolação da porta (metálica), ou seja, não há contato entre a porta e o canal. Altíssima impedância de entrada do dispositivo. A corrente de porta 𝐼𝐺 = 0, devido a que a impedância de entrada está na faixa dos 𝑇𝛺. A impedância de entrada é muito maior do que a dos JFET, que por sua vez é muito maior do que a dos TBJ. 3.1 MOSFET tipo enriquecimento Figura 19 – Símbolos do MOSFET tipo enriquecimento Fonte: Boylestad; Nashelsky, 2013. Esse MOSFET é construído a partir de um substrato de silício do tipo p para o transístor de canal n e do tipo n para o transístor de canal p. Na parte superior da Figura 19, podemos ver que o substrato (tipo p para o transistor de canal n e tipo n para o de canal p) pode estar conectado a um quarto terminal (SS) para permitir o controle externo do potencial do substrato. Como mostrado 20 na parte inferior da figura, ele também pode estar internamente conectado ao terminal da fonte. Na Figura 20 (a), podemos ver que o terminal de porta não está em contato com o substrato. Os três terminais possuem contatos metálicos para conexão com o circuito externo. Esse tipo de transistor não possui canal formado até ser induzido por uma tensão externa. 3.1.1 Princípio de operação e curvas características Se 𝑉𝐺𝑆 = 0 [𝑉], o canal não está formado, portanto não há circulação de corrente (diferente do JFET, em que circulará uma grande corrente para este valor de tensão de porta – fonte). Sem o canal estar formado, não há como os portadores gerados pela fonte atingirem o dreno. Com 𝑉𝐺𝑆 = 0 [𝑉], 𝑉𝐷𝑆 > 0 [𝑉] e o terminal SS conectado à fonte, haverá duas junções p-n reversamente polarizadas entre o dreno e o substrato e a fonte e o substrato. Figura 20 – (a) MOSFET de canal n tipo enriquecimento; (b) formação do canal; (c) variações no canal e na região de depleção para aumento de 𝑉𝐷𝑆 mantendo 𝑉𝐺𝑆 constante Fonte: Boylestad; Nashelsky, 2013. Na Figura 20 (b), tanto 𝑉𝐷𝑆 como 𝑉𝐺𝑆 são positivas, estabelecendo um potencial positivo tanto para o dreno como para a porta em relação à fonte. A tensão positiva da porta empurrará as lacunas do substrato abrindo o canal (formando uma região de depleção) para permitir a circulação de portadores entre a fonte e o dreno. O nível de tensão 𝑉𝐺𝑆 que provocará um significativo aumento na corrente de dreno é chamada de tensão de limiar𝑉𝑇, comumente chamada de 𝑉𝐺𝑆(𝑇ℎ) nas 21 folhas de dados. Mas, mantendo 𝑉𝐺𝑆 constante e aumentando 𝑉𝐷𝑆, a corrente de dreno atingirá a saturação, e, após o pinch-off, a corrente 𝐼𝐷 terá um valor fixo. Portanto, qualquer aumento de 𝑉𝐷𝑆 com 𝑉𝐺𝑆 fixa não afetará a corrente 𝐼𝐷 até a ruptura ser alcançada. Aplicando lei de Kirchoff das tensões, podemos dizer que: 𝑉𝐷𝑆 = 𝑉𝐷𝐺 + 𝑉𝐺𝑆 (28) Observando as curvas características de dreno da Figura 21, podemos afirmar que para 𝑉𝐺𝑆 = 8 [𝑉], a saturação acontece para 𝑉𝐷𝑆 = 6 [𝑉]. Essa relação é dada pela equação (29): 𝑉𝐷𝑆𝑠𝑎𝑡 = 𝑉𝐺𝑆 − 𝑉𝑇 (29) Nessa mesma figura, podemos observar que para valores de 𝑉𝐺𝑆 menores do que 𝑉𝑇, a corrente de dreno é igual a zero. Figura 21 – Curvas características de dreno de um MOSFET de enriquecimento de canal n Fonte: Boylestad; Nashelsky, 2013. A equação de Shockley não é válida para o MOSFET de enriquecimento. Para valores da tensão de porta fonte superiores à tensão de limiar, a corrente de dreno responde à seguinte equação: 𝐼𝐷 = 𝑘(𝑉𝐺𝑆 − 𝑉𝑇) 2 (30) O valor k é pode ser determinado pela equação (31) 𝑘 = 𝐼𝐷(𝑙𝑖𝑔𝑎𝑑𝑜) (𝑉𝐺𝑆(𝑙𝑖𝑔𝑎𝑑𝑜) − 𝑉𝑇) 2 (31) 22 Nas folhas de dados 𝐼𝐷(𝑙𝑖𝑔𝑎𝑑𝑜) = 𝐼𝐷(𝑜𝑛) e 𝑉𝐺𝑆(𝑙𝑖𝑔𝑎𝑑𝑜) = 𝑉𝐺𝑆(𝑜𝑛). A Figura 22 mostra as curvas deste MOSFET: Figura 22 – MOSFET de enriquecimento de canal n: (a) curva de transferência; (b) curvas características de dreno Fonte: Boylestad; Nashelsky, 2013. 3.1.2 MOSFET de enriquecimento de canal p O MOSFET de enriquecimento de canal p tem estrutura e princípio de funcionamento similares ao de canal n, mas os sinais são invertidos, a fonte e o dreno são de material tipo p, e o substrato é tipo n. Figura 23 – MOSFET de enriquecimento de canal p: (a) dispositivo; (b) curva de transferência; (c) curvas características de dreno Fonte: Boylestad; Nashelsky, 2013. 3.2 MOSFET tipo depleção 23 Figura 24 – Símbolos do MOSFET tipo depleção Fonte: Boylestad; Nashelsky, 2013. Na Figura 24 (a), podemos ver que o terminal de porta não está em contato com o canal. Os três terminais possuem contatos metálicos para conexão com o circuito externo. Neste tipo de transistor, o canal é formado no momento da fabricação conectando o terminal de dreno com o terminal de fonte. Esse MOSFET é construído a partir de um substrato de silício do tipo p para o transístor de canal n e do tipo n para o transístor de canal p. Na parte superior da Figura 13, podemos ver que o substrato (tipo p para o transistor de canal n e tipo n para o de canal p) pode estar conectado a um quarto terminal (SS) para permitir o controle externo do potencial do substrato ou (como mostrado na parte inferior da figura) ele pode estar internamente conectado ao terminal da fonte. 3.2.1 Princípio de operação e curvas características A Figura 25 (a) mostra a estrutura de um MOSFET de depleção. Na Figura 25 (b), com 𝑉𝐺𝑆 = 0 [𝑉] e 𝑉𝐷𝐷 > 0 [𝑉], os elétrons livres do canal são atraídos pela fonte positiva do dreno. Essa corrente também é chamada de 𝐼𝐷𝑆𝑆, e o mecanismo é similar ao do JFET. Quando a tensão aplicada à porta é negativa (Figura 25 (c)), os elétrons do canal são repelidos, e as lacunas do substrato são atraídas. À medida que a tensão negativa da porta aumenta em módulo, a recombinação entre elétrons e lacunas aumenta, reduzindo a quantidade de elétrons livres no canal. Portanto, a corrente de dreno é cada vez menor. 24 Figura 25 – (a) MOSFET de canal n tipo depleção; (b) MOSFET com 𝑉𝐺𝑆 = 0 [𝑉] e 𝑉𝐷𝐷 > 0 [𝑉]; (c) aplicação de tensão negativa no terminal da porta Fonte: Boylestad; Nashelsky, 2013. Como podemos observar na Figura 26, para a parte negativa de 𝑉𝐺𝑆 (até o pinch-off), os traçados das curvas do MOSFET de depleção são idênticos aos do JFET, mas para tensões positivas de 𝑉𝐺𝑆, a tensão positiva da porta atrai elétrons do substrato, e, de acordo com o aumento positivo de 𝑉𝐺𝑆, a corrente de dreno aumenta significativamente devido à grande quantidade de elétrons no canal. Como a corrente circulando no dreno pode vir a ser muito alta nessas condições, devemos ficar atentos para ver se ela não ultrapassa o valor de corrente limite que o dispositivo pode aguentar. A aplicação de uma tensão positiva entre porta e fonte “intensificou” a quantidade de portadores livres no canal. Para tensões positivas de 𝑉𝐺𝑆, ele trabalha como um MOSFET de intensificação ou enriquecimento: 𝑉𝐺𝑆 ≤ 0 região de depleção 𝑉𝐺𝑆 > 0 região de intensificação ou enriquecimento A equação de Shockley pode ser aplicada tanto na região de depleção quanto na de enriquecimento no MOSFET de depleção. 25 Figura 26 – MOSFET de depleção de canal n: (a) Curva de transferência; (b) curvas características de dreno Fonte: Boylestad; Nashelsky, 2013. 3.2.2 MOSFET de depleção de canal p O MOSFET de depleção de canal p tem estrutura e princípio de funcionamento similares aos de canal n, mas os sinais são invertidos, a fonte e o dreno são de material tipo p, e o substrato é tipo n. Figura 27 – MOSFET de depleção de canal p: (a) dispositivo; (b) curva de transferência; (c) curvas características de dreno Fonte: Boylestad; Nashelsky, 2013. TEMA 4 – POLARIZAÇÃO DO MOSFET E MODELO PARA PEQUENOS SINAIS A curva de transferência do MOSFET de enriquecimento (intensificação) é diferente da curva do JFET e do MOSFET de depleção, portanto a resolução gráfica também será diferente da desses dois tipos de FET. Cabe lembrar que a 26 corrente de dreno do MOSFET de intensificação de canal n será zero se a tensão de porta fonte for menor que o limiar 𝑉𝐺𝑆(𝑇ℎ). 4.1 Polarização do MOSFET tipo enriquecimento Para valores da tensão de porta fonte, a corrente de dreno depende de 𝑉𝐺𝑆, como mostra a equação (30): 𝐼𝐷 = 𝑘(𝑉𝐺𝑆 − 𝑉𝐺𝑆(𝑇ℎ)) 2 . A equação (31) define o parâmetro de condutividade 𝑘 [𝐴/𝑉2]. Definido o fator 𝑘, podemos estipular a corrente de dreno para valores determinados da tensão de porta fonte. Geralmente se escolhe um ponto entre 𝑉𝐺𝑆(𝑇ℎ) e 𝑉𝐺𝑆(𝑜𝑛) (𝑉𝐺𝑆(𝑙𝑖𝑔𝑎𝑑𝑜) em alguns livros em português). Figura 28 – Curva de transferência de um MOSFET de enriquecimento de canal n Fonte: Boylestad; Nashelsky, 2013. 4.1.1 Polarização com realimentação Na Figura 29, o resistor 𝑅𝐺 ligado entre o dreno e a porta serve para colocar a tensão do dreno da porta do transistor. Esse resistor deve ter um valor muito alto para não interferir na altíssima impedância de entrada do transistor. Como não há corrente na porta, a queda de tensão nele é zero: 𝑉𝐷 = 𝑉𝐺 𝑉𝐷𝑆 = 𝑉𝐺𝑆 (32) Para a malha de saída: 𝑉𝐷𝑆 = 𝑉𝐷𝐷 − 𝐼𝐷𝑅𝐷 27 𝑉𝐺𝑆 = 𝑉𝐷𝐷 − 𝐼𝐷𝑅𝐷 (33) Figura 29 – (a) Polarização com realimentação; (b) circuito para análise em contínua Fonte: Boylestad; Nashelsky, 2013. A partir da equação (33), podemos deduzir que se 𝐼𝐷 = 0: 𝑉𝐺𝑆 = 𝑉𝐷𝐷|𝐼𝐷=0 (34) E para 𝑉𝐺𝑆 = 0: 0 = 𝑉𝐷𝐷 − 𝐼𝐷 . 𝑅𝐷 𝑉𝐷𝐷 = 𝐼𝐷 . 𝑅𝐷 𝐼𝐷 = 𝑉𝐷𝐷 𝑅𝐷 | 𝑉𝐺𝑆=0 (35) Com os dois pontos definidos pelas equações (34) e (35), podemos traçar a reta de polarização. A Figura 30 mostra o cálculo gráfico do ponto de operação. Figura 30 – Curva de transferência e reta de polarização para determinação do ponto Q Fonte: Boylestad; Nashelsky, 2013. 28 4.1.2 Polarização por divisor de tensão A Figura 31 mostra um MOSFET de intensificação com polarização por divisor de tensão. Como a corrente na porta é igual a zero, é possível aplicar divisor de tensão na porta do transistor. Figura 31 – Polarização por divisor de tensão de um MOSFET de enriquecimento de canal n Fonte: Boylestad; Nashelsky, 2013. Aplicando divisor de tensão na porta do transistor: 𝑉𝐺 = 𝑉𝐷𝐷 . 𝑅2 𝑅1+ 𝑅2 (36) Para a malha de entrada, aplicando Lei de Kirchoff: 𝑉𝐺 = 𝑉𝐺𝑆 + 𝑉𝑅𝑆 𝑉𝐺𝑆 = 𝑉𝐺 − 𝐼𝐷𝑅𝑆 (37) Conhecendo a tensão 𝑉𝐺 e o resistor 𝑅𝑆 da equação (10), podemos deduzir que se 𝐼𝐷 = 0: 𝑉𝐺𝑆 = 𝑉𝐺|𝐼𝐷=0 (38) E para 𝑉𝐺𝑆 = 0: 0 = 𝑉𝐺 − 𝐼𝐷 . 𝑅𝑆 𝑉𝐺 = 𝐼𝐷 . 𝑅𝑆 𝐼𝐷 = 𝑉𝐺 𝑅𝑆 | 𝑉𝐺𝑆=0 (39) Com os dois pontos definidos pelas equações (38) e (39), podemos traçar a reta de polarização, como mostra a Figura 32. 29 Figura 32 – Polarização por divisor de tensão, reta de polarização Fonte: Boylestad; Nashelsky, 2013. 4.2 Polarização do MOSFET tipo depleção Como o MOSFET tipo depleção cumpre com a equação de Shockley (valores negativos de 𝑉𝐺𝑆), a análise em CC é similar à do JFET. A diferença entre eles é que o MOSFET de depleção tem valores negativos e positivos de 𝑉𝐺𝑆 e valores da corrente de dreno maiores do que 𝐼𝐷𝑆𝑆. 4.2.1 Autopolarização A configuração por autopolarização não precisa da fonte ligada à porta. A tensão de controle nesse caso é a tensão do resistor 𝑅𝑆. Figura 33 – Autopolarização Fonte: Boylestad; Nashelsky, 2013. 30 4.2.1.1 Resolução gráfica Para resolver pelo método gráfico, precisamos da curva de transferência. Sobre essa curva será traçada uma reta. Para definir a reta, serão escolhidos dois pontos considerando a equação (40). O ponto de interseção da reta de autopolarização com a curva de transferência determinará o ponto quiescente do JFET. 𝐼𝐷 = 0 𝑉𝐺𝑆 = −𝐼𝐷𝑅𝑆 = 0 Para um valor escolhido de 𝑉𝐺𝑆 inferior ao pinch-off: 𝐼𝐷 = − 𝑉𝐺𝑆 𝑅𝑆 Com esses dois valores, podemos traçar a reta de polarização: Figura 34 – Reta de autopolarização Fonte: Adaptado de Boylestad; Nashelsky, 2013. A saída pode ser analisada aplicando Lei de Kirchoff das malhas. 𝑉𝐷𝐷 = 𝐼𝐷 . 𝑅𝐷 + 𝑉𝐷𝑆 + 𝑉𝑅𝑆 𝑉𝐷𝐷 = 𝐼𝐷 . 𝑅𝐷 + 𝑉𝐷𝑆 + 𝐼𝐷 . 𝑅𝑆 𝑉𝐷𝐷 = 𝐼𝐷 . (𝑅𝐷 + 𝑅𝑆) + 𝑉𝐷𝑆 (41) 31 4.2.2 Polarização por divisor de tensão Figura 35 – Polarização por divisor de tensão Fonte: Boylestad; Nashelsky, 2013. Aplicando divisor de tensão na porta: 𝑉𝐺 = 𝑉𝐷𝐷. 𝑅2 𝑅1 + 𝑅2 𝑉𝐺 = 𝑉𝐺𝑆 + 𝑉𝑅𝑆 𝑉𝑅𝑆 = 𝐼𝑆. 𝑅𝑆 = 𝐼𝐷 . 𝑅𝑆 𝑉𝐺𝑆 = 𝑉𝐺 − 𝐼𝐷 . 𝑅𝑆 (42) Da equação (42), podemos deduzir que, se 𝐼𝐷 = 0: 𝑉𝐺𝑆 = 𝑉𝐺|𝐼𝐷=0 (43) Figura 36 – Polarização por divisor de tensão, reta de polarização Fonte: Boylestad; Nashelsky, 2013. 32 E para 𝑉𝐺𝑆 = 0: 0 = 𝑉𝐺 − 𝐼𝐷 . 𝑅𝑆 𝑉𝐺 = 𝐼𝐷 . 𝑅𝑆 𝐼𝐷 = 𝑉𝐺 𝑅𝑆 | 𝑉𝐺𝑆=0 (44) Com os dois pontos definidos pelas equações (43) e (44), podemos traçar a reta de polarização, como mostra a Figura 36. O ponto onde a reta intercepta a curva define o ponto de operação do transistor. Para valores menores de 𝑅𝑆, a corrente de dreno será maior, e, como consequência, a inclinação da reta de polarização terá um ângulo maior. Para a malha de entrada: 𝐼𝑅1 = 𝐼𝑅2 = 𝑉𝐷𝐷 𝑅1 + 𝑅2 (45) Para a malha de saída: 𝑉𝐷𝐷 = 𝑉𝐷𝑆 + 𝐼𝐷(𝑅𝐷 + 𝑅𝑆) ⟹ 𝑉𝐷𝑆 = 𝑉𝐷𝐷 − 𝐼𝐷(𝑅𝐷 + 𝑅𝑆) (46) 𝑉𝐷 = 𝑉𝐷𝐷 − 𝐼𝐷𝑅𝐷 (47) 𝑉𝑆 = 𝐼𝐷𝑅𝑆 (48) 4.3 Modelos para pequenos sinais O modelo para pequenos sinais apresentado na Figura 17 também se aplica para MOSFETS. Para pequenos sinais, o MOSFET é substituído no circuito de polarização pelo modelo para pequenos sinais. O circuito resultante pode ser analisado por leis de Kirchoff e de Ohm, curtocircuitando as fontes e os capacitores de desacople (teorema de superposição). A transcondutância se mede em Siemens [S], e a resistência de saída (dreno), em Ohms [Ω]. TEMA 5 – O MOSFET COMO DISPOSITIVO DIGITAL A tecnologia digital faz parte do nosso dia a dia. Como já vimos, circuitos digitais (ou circuitos lógicos) são compostos por dispositivos semicondutores. Enquanto os dispositivos baseados em transístores de junção são mais rápidos, os transistores TTL ocupam um espaço grande na pastilha de semicondutor e consomem mais energia; os MOSFETs são muitíssimo menores em tamanho e consomem muito menos, mas, pelo fato de serem mais capacitivos, são mais lentos na transição. Todas as tecnologias têm vantagens e desvantagens, e 33 todas elas são usadas de acordo com a necessidade e com a aplicação. A Figura 37 mostra um resumo das diferentes tecnologias de circuitos digitais. Figura 37 – Tecnologias digitais e famílias lógicas Fonte: Adaptado de Sedra; Smith, 2000. Em projetos de circuitos lógicos, podemos desenvolver circuitos compostos por somente uma família lógica, mas em alguns casos será necessário trabalhar com mais de uma família. Para trabalhar com mais de uma família, devemos colocar interfaces entre eles, pois elas trabalham com tensões e impedâncias diferentes. Já falamos acerca de portas com diodos, em que foram apresentados os tipos de lógica positiva e negativa, e mostramos os níveis de tensão para diferentes famílias lógicas. As portas MOS cumprem com todos esses requisitos apresentados anteriormente. 5.1 CMOS A tecnologia bipolar já foi apresentada. A origem da tecnologia CMOS é a NMOS (com auxílio da PMOS), a qual foi substituída pela CMOS (MOS complementar). Esta tecnologia é fortemente dominante no mercado por várias razões: Devido ao tamanho extremamente pequeno dos transistores MOS, ela é adequada para VLSI (very large scale integration – integração em muito grande escala) e UHSI (ultra high scale integration – integração em escala extremamente alta). O comprimento do canal atualmente está na faixa dos nm (nanômetros). Dissipa muito menos energia do que os circuitos lógicos bipolares. 34 A altíssima impedância de entrada traz grandes vantagens nos projetos de circuitos digitais. Os circuitos pseudo-NMOS têm estrutura semelhante às dos NMOS. 5.2 Circuitos lógicos Lógicas bipolares precisam, além do transistor, de vários outros componentes, enquanto a lógica CMOS usa somente MOSFETs. Neste tema, estudaremos principalmente o princípio de funcionamento de tecnologias NMOS (porque são mais fáceis de entender e são a base do CMOS) e CMOS. Figura 38 – Símbolos dos MOSFET de enriquecimento NMOS e PMOS Fonte: Sedra; Smith, 2000. Nomenclatura a ser usada: na: nível alto. nb: nível baixo. on: fechado. off: aberto. 5.2.1 Inversor lógico A função do inversor lógico é inverter o sinal de entrada (a saída é o inverso da entrada), portanto, se o sinal de entrada estiver no nível alto, o sinal de saída estará no nível baixo e vice-versa. 35 Figura 39 – Inversor NMOS O circuito apresentado na Figura 39 é um inversor NMOS. O transistor de canal n 𝑄𝑁(𝑅) trabalha na região ôhmica como resistor de proteção da fonte durante o chaveamento (vale para todas as portas NMOS). Quando a tensão 𝑣𝐼 está no nível alto, o transistor 𝑄𝑁 entra em saturação (on), levando a tensão de saída 𝑣𝑂 para o nível baixo. Quando a tensão 𝑣𝐼 está no nível baixo, o transistor 𝑄𝑁 entra em corte (off) levando à tensão de saída 𝑣𝑂 para o nível alto, pois a saída é conectada na fonte por meio do resistor 𝑄𝑁(𝑅) (resistor de pull-up). Tabela 1 – Tabela-verdade de um inversor lógico NMOS 𝒗𝑰 𝑸𝑵 𝒗𝑶 na on Nb nb off Na O inversor CMOS apresentado na Figura 40 funciona da seguinte maneira: os transistores 𝑄𝑁 (canal n) e 𝑄𝑃 (canal p) trabalham como chaves complementares. Uma tensão alta na entrada levará à saturação o 𝑄𝑁 e ao corte o 𝑄𝑃, e uma tensão baixa na entrada levará ao corte o 𝑄𝑁 e à saturação o 𝑄𝑃. 36 Figura 401 – Inversor CMOS Fonte: Sedra; Smith, 2000. Tabela 2 – Tabela verdade de um inversor lógico CMOS (fonte própria) 𝒗𝑰 𝑸𝑷 𝑸𝑵 𝒗𝑶 na off on nb nb on off na Neste caso, o circuito não precisa do resistor de pull-up, pois a fonte não entra em curto-circuito. Nas duas tecnologias, as transiçõesnão são em tempo zero, porque os dispositivos são reais. Isto limita a resposta em frequência e a velocidade de transição dos dispositivos (válido para todas as portas). 5.2.2 Portas lógicas As portas lógicas CMOS são constituídas por duas redes: a rede abaixadora PDN (pull-down network) e a rede levantadora PUN (pull-up network), e ambas trabalham de forma complementar. A tecnologia NMOS é uma rede PDN com resistor de pull-up no lugar da rede PUN. A rede PUN é composta por transistores PMOS, e a PDN, por transistores NMOS, visto que a fonte de alimentação é positiva. Consideraremos: 37 Figura 41 – Diagrama de blocos de uma porta lógica CMOS de três entradas Fonte: Sedra; Smith, 2000. Para trabalhar com circuitos lógicos, devemos considerar as seguintes identidades: �̅� = 𝐴 + 𝐵 ⇔ 𝑌 = 𝐴 + 𝐵̅̅ ̅̅ ̅̅ ̅̅ (48) �̅� = 𝐴𝐵 ⇔ 𝑌 = 𝐴𝐵̅̅ ̅̅ (49) �̅� = 𝐴 + 𝐵𝐶 ⇔ 𝑌 = 𝐴 + 𝐵𝐶̅̅ ̅̅ ̅̅ ̅̅ ̅ (50) 𝑌 = �̅� + �̅� = 𝐴𝐵̅̅ ̅̅ (51) 𝑌 = �̅��̅� = 𝐴 + 𝐵̅̅ ̅̅ ̅̅ ̅̅ (52) 𝑌 = �̅� + �̅�𝐶̅ = 𝐴(𝐵 + 𝐶)̅̅ ̅̅ ̅̅ ̅̅ ̅̅ ̅̅ (53) 5.2.3 Redes PDN Os transistores NMOS do bloco PDN são ativados com nível alto na entrada, enquanto os PMOS do bloco PUN são desativados. Para nível baixo da entrada, acontece o contrário. 38 Figura 42 – Redes PDN para portas lógicas (a) NOR; (b) NAND; (c) equação lógica; (d) resistor de pull-up para portas NMOS Fonte: Sedra; Smith, 2000. As redes mostradas na Figura 42 correspondem às portas indicadas. Colocando o resistor de pull-up (d) em cada uma delas, temos a porta NMOS correspondente, como indica a Figura 43. Figura 43 – Portas lógicas NMOS (a) NOR; (b) NAND; (c) equação lógica Fonte: Adaptado de Sedra; Smith, 2000. Na Figura 43, a porta (c) é uma combinação da porta (a) com a porta (b). Como podemos observar, os MOSFETs 𝐵 e 𝐶 estão em série, portanto em configuração NAND (para a saída 𝑌), e estão em paralelo com MOSFET 𝐴 em configuração NOR, portanto a equação lógica dessa configuração é: 𝑌 = 𝐴 + 𝐵𝐶̅̅ ̅̅ ̅̅ ̅̅ ̅ (54) A seguir, analisaremos as portas (a) e (b) para verificar a operação lógica, considerando lógica positiva para todas as portas. 39 Tabela 3 – Tabela verdade das portas (a) e (b) da Figura 43 Porta (a) Porta (b) 𝑨 𝑩 𝑸𝑨 𝑸𝑩 𝒀 𝐴 𝑩 𝑸𝑨 𝑸𝑩 𝒀 “0” “0” off off “1” “0” “0” off Off “1” “0” “1” off on “0” “0” “1” off On “1” “1” “0” on off “0” “1” “0” on Off “1” “1” “1” on on “0” “1” “1” on On “0” Analisando a Tabela 3, com a saída 𝑌 na posição indicada (nesta posição de 𝑌, o circuito é inversor), podemos ver que, para a porta (a), se todas as entradas estão no nível baixo, a saída vai para nível alto, e, se qualquer uma das entradas está no nível alto, a saída vai para nível baixo, configurando uma porta NOR. Portanto, NMOS em paralelo configuram porta NOR. Para a porta (b), se todas as entradas estão no nível alto, a saída vai para nível baixo, e se qualquer uma das entradas está no nível baixo, a saída vai para nível alto, configurando uma porta NAND. Portanto, NMOS em série configuram porta NAND. 5.2.4 Redes PUN Os transistores PMOS do bloco PUN são ativados com nível baixo na entrada, enquanto os NMOS do bloco PDN são desativados. Para nível alto da entrada, acontece o contrário. Figura 44 – Redes PUN para portas lógicas (a) NAND; (b) NOR; (c) equação lógica Fonte: Sedra; Smith, 2000. 40 As portas da Figura 44 correspondem às seguintes equações lógicas: 𝑌 = �̅� + �̅� 𝑌 = �̅��̅� Que correspondem a NAND e NOR, respectivamente. Na Figura 44, a porta (c) é uma combinação da porta (a) com a porta (b). Como podemos observar, os MOSFETs 𝐵 e 𝐶 estão em série, portanto em configuração NOR (para a saída 𝑌), e estão em paralelo com MOSFET 𝐴 em configuração NAND, portanto a equação lógica desta configuração é: 𝑌 = 𝐴(𝐵 + 𝐶)̅̅ ̅̅ ̅̅ ̅̅ ̅̅ ̅̅ (55) A seguir, analisaremos as portas (a) e (b) para verificar a operação lógica, considerando lógica positiva para todas as portas: Tabela 4 – Tabela verdade das portas (a) e (b) da Figura 44 Porta (a) Porta (b) 𝑨 𝑩 𝑸𝑨 𝑸𝑩 𝒀 𝐴 𝑩 𝑸𝑨 𝑸𝑩 𝒀 “0” “0” on on “1” “0” “0” on On “1” “0” “1” on off “1” “0” “1” on Off “0” “1” “0” off on “1” “1” “0” off On “0” “1” “1” off off “0” “1” “1” off Off “0” Analisando a Tabela 4, com a saída 𝑌 na posição indicada (nessa posição de 𝑌, o circuito é inversor), podemos ver que para a porta (a), se todas as entradas estão no nível alto, a saída vai para nível baixo, e, se qualquer uma das entradas está no nível baixo, a saída vai para nível alto, configurando uma porta NAND. Portanto PMOS em paralelo configuram porta NAND. Para a porta (b), se todas as entradas estão no nível baixo, a saída vai para nível alto, e, se qualquer uma das entradas está no nível alto, a saída vai para nível baixo, configurando uma porta NOR. Portanto, PMOS em série configuram porta NOR. 5.2.5 CMOS As portas CMOS são compostas pelas duas redes trabalhando em forma complementar. Analisando os circuitos, podemos perceber que pelo fato de os transistores serem complementares, a fonte de alimentação não entrará em curto-circuito durante a operação normal da porta. Outra vantagem desse circuito é não haver resistências, aumentando muito a velocidade de resposta. Esse transistor é bastante capacitivo, e, sem resistência significativa, a constante 𝑅𝐶 41 é grandemente reduzida, aumentando a resposta em frequência do sistema. A Figura 45 mostra três exemplos de portas CMOS. Figura 45 – Portas lógicas CMOS (a) NOR; (b) NAND; (c) equação lógica Fonte: Sedra; Smith, 2000. A porta (c) da Figura 45 corresponde à seguinte equação lógica: 𝑌 = 𝐴(𝐵 + 𝐶𝐷)̅̅ ̅̅ ̅̅ ̅̅ ̅̅ ̅̅ ̅̅ (56) FINALIZANDO Nesta aula estudamos conteúdos referentes a transistores de efeito de campo de vários tipos. Esses transistores, assim como os de junção, podem ser usados tanto em aplicações analógicas quanto em digitais. Em aplicações analógicas, são muito utilizados como etapa de entrada de amplificadores operacionais devido a sua altíssima impedância de entrada e à corrente de porta praticamente nula, o que os faz especiais para compor a massa virtual de entrada do amplificador. Nas etapas de seguintes do Amp Op, os transístores de junção apresentam melhores características. Em aplicações digitais, eles são amplamente usados pelo pequeníssimo tamanho e pelo baixo consumo. 42 REFERÊNCIAS BOYLESTAD, R. L.; NASHELSKY, L. Dispositivos eletrônicos e teoria de circuitos. 11. ed. São Paulo: Pearson Education, 2013. SEDRA, A. S.; SMITH, K. C. Microeletrônica. 4. ed. São Paulo: Makron Books do Brasil, 2000. MOSFET. Wikipedia. Disponível em: <https://en.wikipedia.org/wiki/MOSFET>. Acesso em: 31 ago. 2019.
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