Apol1-1_Lógica Programável - 100

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Questão 1/10 - Lógica Programável
A máquina de estados é um circuito sequencial que transita em uma sequência finita de estados.
Dadas as seguintes sentenças sobre máquinas de estados em VHDL:
I – A transição de estados é comandada por uma entrada de clock.
II – Na máquina de Mealy o valor da saída depende exclusivamente do estado atual.
III – Na máquina de Moore o valor de saída é indicado no arco (seta).
IV – A implementação se dá em uma estrutura sequencial PROCESS.
V – Os sinais de inicialização assíncrona devem estar na lista de sensibilidade do PROCESS.
 
Marque a alternativa que contém apenas as sentenças corretas.
	
	A
	I, II e III, somente.
	
	B
	I, II e IV, somente.
	
	C
	II, III e V, somente.
	
	D
	I, III e V, somente.
	
	E
	I, IV e V, somente.
Questão 2/10 - Lógica Programável
Para iniciar um código em VHDL, primeiramente especificam-se as bibliotecas e pacotes, se necessário, e em seguida define-se a entidade de projeto.
Com a palavra-chave da linguagem PORT definem-se as portas, cujos 4 modos possíveis são:
	
	A
	IN, OUT, INOUT, USER
	
	B
	IN, OUT, BUFFER, RTL
	
	C
	IN, OUT, INOUT, BUFFER
	
	D
	INOUT, OUT, BUFFER, WORK
	
	E
	IN, INOUT, OUT, STD
Questão 3/10 - Lógica Programável
A linguagem VHDL permite a implementação de subprogramas.
Dadas as seguintes sentenças:
I – Os subprogramas compreendem uma região de código sequencial.
II – Os subprogramas podem ser chamados tanto em regiões de código concorrente quanto em regiões de código sequencial.
III – A função permite retornar um ou mais valores.
IV – No procedimento o comando RETURN é obrigatório.
Quanto à veracidade dessas sentenças, respectivamente, marque a alternativa correta:
	
	A
	F, V, F, V
	
	B
	V, F, V, V
	
	C
	F, V, V, V
	
	D
	V, F, V, F
	
	E
	V, V, F, F
Questão 4/10 - Lógica Programável
Os dispositivos CPLDs são uma evolução dos SPLDs.
A estrutura mais básica de um CPLD corresponde à um elemento PAL (ou GAL) associado a circuitos adicionais em sua saída, incluindo um registrador e multiplexadores. Esta estrutura é chamada de:
	
	A
	Microcélula
	
	B
	Macrocélula
	
	C
	LUT
	
	D
	LE
	
	E
	PIA
Questão 5/10 - Lógica Programável
A ferramenta de Software Altera Quartus II é utilizada para o desenvolvimento de projetos de lógica programável.
Um dos processos de compilação que já permite simular o projeto é chamado Analysis & Synthesis, também chamado compilação parcial, que compreende as seguintes etapas:
	
	A
	Otimização lógica e montagem
	
	B
	Posicionamento e roteamento
	
	C
	Otimização lógica e mapeamento da tecnologia
	
	D
	Análise de temporização e otimização lógica
	
	E
	Roteamento e montagem
Questão 6/10 - Lógica Programável
Um componente em VHDL é uma entidade de projeto empregada na arquitetura de outra entidade.
Primeiramente o componente deve ser declarado, podendo ser no corpo da arquitetura antes da palavra reservada BEGIN. Para chamar o componente na região operacional da arquitetura (após a palavra reservada BEGIN), o comando que estabelece a conexão entre as portas da entidade de projeto com as portas da entidade do componente é:
	
	A
	COMPONENT
	
	B
	PORT
	
	C
	PORT MAP
	
	D
	FUNCTION
	
	E
	SIGNAL
Questão 7/10 - Lógica Programável
O código VHDL que descreve a operação de um circuito é, a princípio, executado de forma concorrente. Isto significa que em uma região de código concorrente a ordem das linhas não deve interferir no resultado.
Existem 3 comandos do VHDL específicos para regiões de código concorrente, são eles:
	
	A
	WHEN, GENERATE, CASE
	
	B
	WHEN, GENERATE, BLOCK
	
	C
	WAIT, GENERATE, BLOCK
	
	D
	WHEN, GENERATE, LOOP
	
	E
	WHEN, CASE, BLOCK
Questão 8/10 - Lógica Programável
O FPGA modelo EP2C5T144C8N é da família Cyclone II da Altera. Seu kit de desenvolvimento permite a prototipagem e teste de projetos.
A sua programação se dá por meio da porta USB do computador, sendo que no kit a conexão utilizada é chamada de:
	
	A
	USB-B
	
	B
	ASP
	
	C
	RS232
	
	D
	SPI
	
	E
	JTAG
Questão 9/10 - Lógica Programável
Nas regiões de código sequencial em VHDL a ordem das linhas é importante para o resultado da funcionalidade implementada.
Os comandos sequenciais ficam em 3 regiões de código específicas, que são:
	
	A
	PROCESS, FUNCTION, COMPONENT
	
	B
	PROCESS, PACKAGE, PROCEDURE
	
	C
	PROCESS, FUNCTION, PROCEDURE
	
	D
	FUNCTION, PROCEDURE, BLOCK
	
	E
	FUNCTION, PROCESS, MAP
Questão 10/10 - Lógica Programável
Os registradores em VHDL são implementados em região de código sequencial dentro de uma estrutura PROCESS.
No caso de um registrador sensível a borda, caso dos flip-flops, o código VHDL que identifica uma borda de descida na entrada de clock é:
	
	A
	IF (ck’EVENT AND ck = ‘1’)
	
	B
	IF (ck’EVENT AND ck = ‘0’)
	
	C
	IF (NOT ck’STABLE AND ck = ‘1’)
	
	D
	IF (ck = ‘0’)
	
	E
	IF (ck’STABLE AND ck = ‘0’)