Aula 02 - Pulsos Digitais Sinais de Clock e FF

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Pulsos Digitais, Sinais de 
Clock e FF
Tiago Alves de Oliveira
Pulsos Digitais
Como• você pode ver na explicação sobre latches S-R, há situações
nos sistemas digitais em que um sinal passa de um estado normal
inativo para o estado oposto (ativo), e isso faz com que algo aconteça
ao circuito.
Ent• ão o sinal volta a seu estado inativo, enquanto o efeito do sinal
recentemente ativado permanece no sistema.
Esses• sinais são chamados de pulsos.
É• muito importante entender a terminologia associada a pulsos e
formas de ondas de pulsos.
Um• pulso que executa a função planejada quando o nível está ALTO é
chamado de positivo, e um pulso que executa a função planejada
quando o nível está BAIXO é chamado de negativo.
Pulsos Digitais
Nos• circuitos reais, leva tempo para que a forma de onda de um
pulso varie de um nível para o outro.
Esses• momentos de transição são chamados de:
tempo• de subida (𝑡𝑟, 𝑟𝑖𝑠𝑒 𝑡𝑖𝑚𝑒)
• e tempo de descida (𝑡𝑓, 𝑓𝑎𝑙𝑙 𝑡𝑖𝑚𝑒),
• e são definidos como o tempo que a tensão leva para variar entre 10
e 90 por cento do nível ALTO de tensão, como mostrado no pulso
positivo da Figura abaixo:
Pulsos Digitais
• A transição no início do pulso é chamada de borda de subida, e a
transição ao final do pulso é a borda de descida.
• A duração (largura) do pulso (𝑡𝑤) é definida como o tempo entre os
pontos em que as bordas de subida e descida estão a 50 por cento
do nível ALTO de tensão.
• A Figura abaixo mostra um pulso ativo-em-baixo ou negativo.
Pulsos Digitais
Exemplo:•
Quando• um microcontrolador quer ter acesso a dados em sua
memória externa, ele ativa um pino de saída em estado ativo-BAIXO
chamado 𝑅𝐷 (read). As folhas de dados dizem que o pulso 𝑅𝐷
costuma ter largura 𝑡𝑤 de 50 ns, tempo de subida 𝑡𝑟 de 15 ns e
tempo de descida 𝑡𝑓 de 10 ns. Desenhe o pulso 𝑅𝐷 em escala.
Pulsos Digitais
• A Figura abaixo mostra o desenho do pulso. O pulso 𝑅𝐷 é ativo-
BAIXO, então a borda de subida está, na verdade, em queda medida
por 𝑡𝑓 e a borda de descida está se elevando medida por 𝑡r.
Sinais de Clock
Os• sistemas digitais podem operar tanto no modo assíncrono quanto
no síncrono.
Nos• sistemas assíncronos, as saídas de circuitos lógicos podem
mudar de estado a qualquer momento em que uma ou mais
entradas também mudarem.
Tanto• o projeto quanto a análise de defeitos são mais difíceis em um
sistema assíncrono.
Em• sistemas síncronos, os momentos exatos em que uma saída
qualquer pode mudar de estado são determinados por um sinal
denominado clock, que geralmente é um trem de pulsos
retangulares ou uma onda quadrada.
Sinais de Clock
Um • clock pode ser visto na Figura abaixo. 
Sinais de Clock
Esse• sinal é distribuído para todas as partes do sistema, e a maioria
das saídas (se não todas) muda de estado apenas quando ocorre
transição no sinal de clock.
As• transições (também denominadas bordas) estão indicadas na
Figura abaixo.
Quando• o clock muda de 0 para 1, denomina-se transição positiva
(borda de subida); quando muda de 1 para 0, denomina-se transição
negativa (borda de descida).
Sinais de Clock
Os• sistemas digitais, em sua maioria, são síncronos (embora tenham
algumas partes assíncronas), porque o projeto e a análise de defeitos
são mais fáceis em circuitos síncronos.
• A análise de defeitos é mais fácil de ser realizada, porque as saídas
dos circuitos só podem mudar de estado em instantes específicos.
• Em outras palavras, quase todos os eventos são sincronizados com
as transições do sinal de clock.
• A sincronização dos eventos com o sinal de clock é obtida com o uso
de flip-flops com clock, que são projetados para mudar de estado em
uma das transições do sinal de clock.
Sinais de Clock
• A velocidade com que um sistema digital funciona depende da frequência
em que ocorrem os ciclos de clock.
Estes• são medidos de uma borda de subida até a próxima borda de subida,
ou de uma borda de descida até a próxima borda de descida.
• O tempo para completar um ciclo (em segundos/ciclo) é chamado de
período (T), como mostra a Figura abaixo.
• A velocidade de um sistema digital, normalmente, é representada pelo
número de ciclos de clock que ocorrem em um segundo (ciclos/segundo),
conhecido como a frequência ( 𝒇 ).
• A unidade padrão de frequência é o hertz. Um hertz (1 Hz) = 1
ciclo/segundo.
Flip-Flops com Clock
Vários• tipos de FFs com clock são usados em um grande numero de
aplicações.
Antes• de começarmos o estudo dos diferentes tipos de FFs com
clock, apresentaremos as principais características comuns a esses
FFs.
Flip-Flops com Clock
FFs1. com clock têm uma entrada de clock denominada CLK, CK ou 
CP (clock pulse). 
Em geral, usamos a • denominação CLK, conforme mostrado na Figura 
abaixo. 
Um pequeno triângulo na entrada 
CLK indica que a entrada é 
ativada com um borda de subida.
Uma bolha e um triângulo indicam 
que a entrada CLK é ativada com 
um borda de descida.
Flip-Flops com Clock
• Na maioria dos FFs com clock, a entrada CLK é disparada por borda,
o que significa que essa entrada é ativada pela transição do sinal de
clock; isso é indicado por um pequeno triângulo na entrada CLK.
• E diferencia os FFs dos latches, que são disparados por níveis.
• A figura anterior esquerda mostra um FF com um pequeno trian̂gulo
na entrada CLK, para indicar que essa entrada é ativada apenas
quando ocorre uma borda de subida; nenhuma outra parte do pulso
terá efeito na entrada CLK.
• A Figura anterior da direita mostra o símbolo de um FF com um
pequeno círculo e um pequeno triângulo na entrada CLK.
Isso• significa que a entrada CLK é ativada apenas quando ocorre uma
borda de descida; nenhuma outra parte do pulso de entrada terá
efeito na entrada CLK.
Flip-Flops com Clock
FFs2. com clock também têm uma ou mais entradas de controle,
que podem ter vários nomes, dependendo do funcionamento.
As• entradas de controle não terão efeito sobre a saída Q, até que
uma transição ativa do clock ocorra.
Em• outras palavras, o efeito dessas entradas está sincronizado com o
sinal aplicado na entrada CLK.
Por• isso, são denominadas entradas de controle síncronas.
Por• exemplo, as entradas de controle do FF mostrado na Figura da
esquerda não terão efeito sobre a saída Q, até que ocorra uma borda
de subida no sinal de clock.
Do• mesmo modo, as entradas de controle do FF mostrado na Figura
da direita não terão efeito, até que ocorra uma borda de descida no
sinal de clock.
Flip-Flops com Clock
Resumindo,3. podemos dizer que as entradas de controle deixam as
saídas do FF prontas para mudar de estado, enquanto a transição
ativa da entrada CLK é que de fato dispara a mudança de estado.
As• entradas de controle determinam O QUE ocorrerá com as saídas; a
entrada CLK determina QUANDO as saídas serão alteradas, em
função das entradas de controle.
Tempos de setup (preparação) e hold
(manutenção)
Dois• parâmetros de temporização têm de ser observados para que
um FF com clock responda de maneira confiável às entradas de
controle, ao ocorrer uma transição ativa na entrada CLK. Eles estão
ilustrados na Figura abaixo para um FF disparado por borda de
subida.
Tempos de setup (preparação) e hold
(manutenção)
• O tempo de setup, 𝑡𝑆 , é o intervalo de tempo que precede
imediatamente a transição ativa do sinal de clock, durante o qual a
entrada de controle tem de ser mantida no nível adequado.
Os• fabricantes de CIs costumam especificar o tempode setup mínimo
permitido 𝑡𝑆(mín).
Se• esse param̂etro não for considerado, o FF pode responder de
modo não confiável quando ocorrer a transição do clock.
• O tempo de hold, 𝑡𝐻, é o intervalo de tempo que se segue
imediatamente após a transição ativa do sinal de clock, durante o
qual a entrada de controle síncrona tem de ser mantida no nível
adequado.
Os• fabricantes de CIs costumamespecificar um valor mínimo
aceitável para o tempo de hold 𝑡𝐻(mín).
Se• esse param̂etro não for considerado, o FF não será disparado de
maneira confiável.
Tempos de setup (preparação) e hold
(manutenção)
Assim,• para garantir que um FF com clock responda adequadamente
quando ocorrer a transição ativa, as entradas de controle têm de
estar estáveis (imutáveis) por pelo menos um intervalo de tempo
igual a 𝑡𝑆(mín) antes da transição do clock e por pelo menos um
intervalo de tempo igual a 𝑡𝐻(mín) após a transição do clock.
Tais• intervalos são necessários para permitir os atrasos de
propagação das portas internas que controlam a operação dos
dispositivos de flip-flop.
Flip• -flops em CIs têm os valores mínimos de 𝑡𝑆 e 𝑡𝐻 na faixa de
nanossegundos.
Os• tempos de setup normalmente estão situados na faixa de 5 a 50
ns, enquanto os tempos de hold estão na faixa de 0 a 10 ns.
Observe• que esses tempos são medidos entre os instantes em que as
transições estão em 50 por cento.
Tempos de setup (preparação) e hold
(manutenção)
Esses• parâmetros de temporização são muito importantes em
sistemas síncronos porque, conforme veremos, existem diversas
situações em que as entradas de controle síncronas de um FF
mudam de estado aproximadamente ao mesmo tempo que a
entrada CLK.
Exercícios
Quais1. são os dois tipos de entradas que um FF com clock possui?
Qual2. é o significado do termo disparado por borda?
Verdadeiro3. ou falso: a entrada CLK afeta a saída do FF apenas
quando ocorre transição ativa na entrada de controle.
Defina4. os parâmetros tempo de setup e tempo de hold, para um
FF com clock.
Respostas
Entradas1. de controle síncronas e entradas de clock.
2. A saída do FF pode mudar apenas quando a transição apropriada
do clock ocorrer.
Falso3. .
Tempo4. de setup é o intervalo de tempo imediatamente anterior à
borda ativa do sinal CLK, durante o qual as entradas de controle
devem permanecer estáveis. Tempo de hold é o intervalo de
tempo imediatamente após a borda ativa do sinal CLK, durante o
qual as entradas de controle devem permanecer estáveis
Flip-Flop com Clock
• A Figura abaixo mostra o símbolo lógico para um flip-flop S-R com
clock disparado na borda de subida do sinal de clock.
Isso• significa que o FF pode mudar de estado apenas quando o sinal
aplicado na entrada de clock transitar de 0 para 1.
As• entradas S e R controlam o estado do FF como descrito
anteriormente para um latch NOR, mas o FF não responde a essas
entradas até que ocorra uma borda de subida no sinal de clock.
Flip-Flop com Clock
• A tabela-verdade abaixo mostra, para várias combinações das
entradas S e R, como a saída do FF responde a uma borda de subida
na entrada CLK.
Essa• tabela-verdade usa algumas nomenclaturas novas.
• A seta para cima (↑) indica que uma borda de subida é necessária na
entrada CLK; a denominação 𝑄0 indica o nível na saída 𝑄 antes da
borda de subida do clock.
• Essa nomenclatura é usada frequentemente pelos fabricantes de CIs
em seus manuais.
Flip-Flop com Clock
As• formas de onda abaixo ilustram a operação do flip-flop S-R com
clock.
Flip-Flop com Clock
• Se levarmos em conta que os parâmetros de tempo de setup e hold
são considerados em todos os casos, poderemos analisar essas
formas de onda da seguinte maneira:
Inicialmente,1. todas as entradas estão em nível 0; vamos supor que
a saída 𝑄 esteja em nível 0, ou seja, 𝑄0 = 0.
Quando2. ocorre a borda de subida do primeiro pulso de clock
(ponto a), as entradas S e R estão em nível 0, de modo que a saída
do FF não é afetada, permanecendo no estado 𝑄 = 0 (ou seja,
𝑄 = 𝑄0).
Quando3. ocorre a borda de subida do segundo pulso de clock
(ponto c), a entrada S está em nível alto e a entrada R ainda está
em nível baixo. Assim, o FF é setado para o estado 1 no instante da
borda de subida do pulso de clock.
Quando4. ocorre a borda de subida no terceiro pulso de clock
(ponto e), S é igual a 0 e R é igual a 1, fazendo com que o FF seja
resetado para o estado 0.
Flip-Flop com Clock
5. No quarto pulso de clock, o FF é setado novamente, levando a
saída Q para o estado 1 (ponto g), porque S = 1 e R = 0 no instante
em que ocorre a borda de subida do clock.
6. No instante da borda de subida do quinto pulso de clock, as
entradas são as mesmas (S = 1 e R = 0). Entretanto,como a saída Q
já está em nível alto, ela permanece nesse estado.
7. A condição em que S = R = 1 não deve ser usada, porque resulta
em condição ambígua.
Deve• -se observar, a partir dessas formas de onda, que o FF não é
afetado pelas bordas de subida dos pulsos de clock.
Observe, • também, que os níveis lógicos nas entradas S e R não têm
efeito no FF, exceto nos instantes de ocorren̂cia das bordas de subida 
do sinal de clock.
Flip-Flop com Clock
S e R • são entradas de controle síncronas.
Elas• controlam para qual estado lógico o FF irá quando ocorrer o
pulso de clock; a entrada CLK é a entrada de disparo (trigger) que faz
com que o FF mude de estado lógico de acordo com os níveis lógicos
nas entradas S e R no instante em que ocorre a transição ativa do
clock.
Flip-Flop com Clock
• A figura abaixo mostra o símbolo e a tabela-verdade para um flip-flop
S-R disparado na borda de descida que ocorre na entrada CLK.
• O pequeno círculo e o pequeno triângulo na entrada CLK indicam que
esse FF é disparado apenas quando aentrada CLK muda de 1 para 0.
Esse• FF opera da mesma maneira que um FF disparado por borda de
subida, exceto pelo fato de a saída mudar de estado lógico apenas
nos instantes em que ocorrerem as bordas de descida nos pulsos de
clock (pontos b, d, f, h e j, na Figura anterior).
Tanto• os FFs disparados por borda de subida quanto os por negativa
são usados em sistemas digitais.
Circuito interno de um flip-flop S-R disparado 
por borda
Uma• análise detalhada do circuito interno de um FF com clock não é
necessária, visto que todos os tipos estão disponíveis como CIs.
Apesar• de nosso principal interesse estar no funcionamento externo
do FF, podemos entendê-lo melhor analisando o circuito interno de
uma versão simplificada de um FF.
• A Figura abaixo mostra esse circuito para um flip-flop S-R disparado
por borda.
Circuito interno de um flip-flop S-R disparado 
por borda
O circuito • contém três seções:
NAND 1. básico formado pelas portas NAND nº 3 e nº 4. 
Circuito direcionador de pulsos formado pelas portas NAND nº 2. 1 e nº 2.
Circuito detector de borda.3.
Conforme• mostrado na Figura anterior, o circuito detector de borda
produz um pulso estreito e positivo (CLK*), que ocorre no instante da
transição ativa do pulso na entrada CLK.
• O circuito direcionador de pulsos ‘direciona’ esse pulso estreito para
a entrada SET ou a RESET do latch, de acordo com os níveis lógicos
presentes em S e R.
Por exemplo• , com S = 1 e R = 0, o sinal CLK* é invertido na passagem 
pela NAND nº 1, e produz um pulso de nível BAIXO na entrada SET, o 
qual resulta em Q = 1. 
Com S • = 0 e R = 1, o sinal CLK* é invertido na passagem pela NAND nº 
2, e produz um pulso de nível baixo na entrada RESET do latch, o qual 
resulta em Q = 0.
Circuito interno de um flip-flop S-R disparado 
por borda
• A Figura ao lado mostra como o
sinal CLK* é gerado para FFs
disparados por borda de subida.
• O INVERSOR produz um atraso
de alguns nanossegundos, de
modo que a transição de CLK
ocorra um pouco depois da
transição de CLK.
• A porta AND produz um spike
(pulso estreito) na saída de nível
ALTO por apenas alguns
nanossegundos, no intervalo em
que CLK e CLK estão ambos em
nível ALTO.
• O resultado é um pulso estreito
em CLK*, que ocorre na borda
de subida de CLK.
Circuito interno de um flip-flop S-R disparado 
por borda
• A configuração do circuito na
Figura ao lado produz um sinal
CLK* na borda de descida do
sinal CLK para os FFs que são
disparados por borda de
descida.
Visto•que o sinal CLK* fica em
nível ALTO por apenas alguns
nanossegundos, a saída Q é
afetada pelos níveis lógicos em
S e R apenas por um curto
período de tempo, após a
ocorrência da borda ativa do
sinal CLK.
• É isso que dá aos FFs essa
característica de serem
disparados por transição.
Exercícios
1. Suponha que as formas de onda na Figura da esquerda sejam aplicadas 
nas entradas do FF mostrado na Figura da direita. O que acontecerá com 
a saída Q no ponto b? E no ponto f ? E no ponto h?
Explique por que as entradas S e R afetam a 2. saída Q apenas durante a 
transição ativa de CLK.
Respostas
ALTO; BAIXO; ALTO. 1.
Porque CLK2. * permanecerá em nível ALTO apenas por alguns 
nanossegundos.
Exercício
Aplique• as formas de onda mostradas na abaixo no FF mostrado na
Figura a direita 1 e determine a forma de onda da saída Q. Repita o
procedimento para o FF da Figura da direita 2. Considere
inicialmente Q = 0.