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2014-06-05-circuitos-sequenciais-bool

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Álgebra	Booleana:
Circuitos	Sequenciais	
Danilo Januário Câmara – Mestrando em Física Médica
danilojcamara@usp.br
Faculdade de Filosofia, Ciências e Letras de Ribeirão Preto
Universidade de São Paulo
Ribeirão Preto, 2014
Circuito Lógico Sequêncial
• Combinacional ‐ Saída depende dos valores atuais da 
entrada
• Sequencial – Saída depende dos valores atuais de 
entrada e dos valores anteriores
1
7
3
A X
X = X + A
Circuito com realimentação
Latch Tipo	RS
R
Q
S Q’
R
S
Q
Q’
t R S Q Q’
1 0 0 0 1
2 0 1 1 0
3 0 0 1 0
4 1 0 0 1
5 0 0 0 1
6 1 0 0 1
7 0 0 0 1
8 0 1 1 0
9 0 0 1 0
Comportamento	de	um	Latch tipo	
RS
R
S
Q
Q’
t 1 2 3 4 5 6 7 8 9
R(eset) S(et) Qt+1 Resultado
0 0 Qt Estado fica inalterado
0 1 1 Estado passa para 1
1 0 0 Estado passa para 0
1 1 Indeterminado Condição de erro
Exemplo de	Aplicação
• Alarme de camas em um hospital
RS 
Latch
R
S
Q
RS 
Latch
R
S
Q
bed1 
light
bed2 
light
warning 
bell
bed1 
button
bed2 
button
master 
reset
1
1
1
Latch Tipo	RS	com	controle
R
S
Q
Q’
Ck
S
Q
Q’R
C
Controle R S Qt+1 Resultado
Inativo X X Qt Estado fica inalterado
Ativo 0 0 Qt Estado fica inalterado
Ativo 0 1 1 Estado passa para 1
Ativo 1 0 0 Estado passa para 0
Ativo 1 1 Indeterminado Condição de erro
Clocks	e	Sincronização
• Clock é um dispositivo que altera continuamente sua saída entre 0 e 1
• A frequência é o inverso do período e é medida em Hertz.
• Clocks são frequentemente utilizados para sincronizar circuitos.
• Eles geram um padrão repetidamente que pode disparar eventos em um 
circuito, como escrever em um latch
• Quando muitos circuitos compartilham um sinal comum de clock eles
podem coordenar suas ações com respeito ao tempo dos outros 
circuitos.
clock period
Sinal	de	Controle	(Clock)
nível 0
nível 1
borda positiva (subida)
borda negativa (descida)
Latch	D	com	controle
• Evita ocorrência de R e S ativos ao mesmo tempo
R
S
Q
Q
C
D
Latch	JK
• Evita o erro lógico
• J e K ativos (= 1)  inversão de saída enquanto controle ativo
• Resolução controle ativo por curto período
Latch x	Flip‐Flop
Sensível à borda (flip‐flop)
R
S
Q
Q’
Ck
R
S
Q
Q’
Ck
positiva
negativa
R
S
Q
Q’
Ck
R
S
Q
Q’
Ck
Sensível ao nível (latch)
nível 1
nível 0
Flip‐flops
• Estrutura interna Flip‐Flop tipo D
master slave
Q
~Q
D
C
JK	Flip‐flop
• O mais versátil dos flip‐flops
• Tem duas entradas
• Não possui estado indefinido
• A coluna C indica ocorrência da 
borda de acionamento
(geralmente omitida)
J
K
Q
Q
J K C Qn+1
0 0 Qn Hold
0 1 0 Reset
1 0 1 Set
1 1 Qn Toggle
X X X Qn Hold
Circuito de	detecção de	borda
• É baseado no fato de que existe um pequeno delay 
(atraso) entre a entrada do sinal e a atualização da saída. 
• Esse delay geralmente é na ordem de poucos
nanosegundos. 
EN
EN'
 EN
EN
EN'
EN
EN
EN'
 EN
EN
EN'
EN
EN
Positive Edge Detection Negative Edge Detection
 EN
Flip	Flop	JK
Flip‐Flop	JK	‐ Diagrama
• Negative Edge Triggered
cloc
k
J
K
Q
toggle
J=K=1
hold
J=K=0
reset
J= 0 K=1
set
J= 1 K=0
Flip‐Flop	D	(a	partir do	Flip‐
Flop	JK)
• Obs.: Também pode ser obtido através do Flip‐Flop RS
Logic Symbol
Positive Edge D Flip Flop
CLK QN+1 FunctionD
X
0
1
D Q
Q
CLK
CLK
D Q
Q
J Q
QK
Logic Symbol
Negative Edge D Flip Flop
CLK QN+1 FunctionD
X
0
1
D Q
Q
CLK
CLK
D Q
Q
J Q
QK
0
1
Q
0
1
Q
Flip‐Flop	T	(inversor)
• Obs.: Obtido a partir do Flip‐Flop JK
Flip	Flops	com	entradas
assíncronas (Preset	e	Clear)
• Frequentemente encontrados em Flip‐Flops
• Obs.: No presente caso acionado por Nível Lógico 0
Positive Edge JK Flip Flop with Preset and Clear
PRESET
J Q
QK
CLR
PR
CLEAR
CLK QN+1 FunctionK
X
X
X
0
1
1
J
X
X
0
0
1
X
CLR
1
0
1
1
1
0
PR
0
1
1
1
1
0
1 0
1 1
1
Q
0
1
Q’
0
Exercício
Completar o diagrama
CLR
Q
Q’
J
Ck
K
CLR
PR
Ck
J
K
PR
Q
Q’
Latch	‐ Exercício
• Complete os Diagramas a seguir:
(a) D Latch
(b) JK Latch 
• Assumir que inicialmente Q = 0
Enable
Data (D)
Q
J
K
Q
Enable
(b)(a)
Flip‐Flops	D	e	T	‐ Exercícios
• Completar os diagramas:
(a) Flip Flop D – Disparo por borda de subida
(b) Flip Flop D – Disparo por borda de descida
(c) Flip Flop T – Disparo por borda de subida
(d) Flip Flop T – Disparo por borda de descida
Completar o	diagrama
Q
QSET
CLR
D2-to-1 MUX
A0
A1
S
Clock
Completar o	diagrama
Q
QSET
CLR
D
Clock
 1 2 3 4 5 6 7 8 9 10 
Clock
Q’
Q
D
Completar o	diagrama
CP
X
Y
Z
S
C