Aula 3 - Flip-Flops

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DESCRIÇÃO
Projeto e funcionamento dos principais tipos de latches e flip-flops.
PROPÓSITO
Compreender o funcionamento de latches e flip-flops que são as células básicas utilizadas nos
circuitos sequenciais, sendo amplamente empregados em sistemas digitais, tal qual
computadores, celulares, entre outros.
OBJETIVOS
MÓDULO 1
Descrever o funcionamento dos Latches SR e D
MÓDULO 2
Descrever o funcionamento dos flip-flops D, SR, JK e T
INTRODUÇÃO
Os circuitos em Eletrônica Digital são divididos em dois grupos principais:
circuitos combinacionais
As saídas dependem apenas do estado atual das entradas.

circuitos sequenciais
As saídas são determinadas pelos estados atual e passados das entradas.
Por isso, dizemos que os circuitos sequenciais possuem memória, são capazes de guardar
informação.
 EXEMPLO
Na TV, quando você seleciona o botão “Ch +” para mudar de canal, a resposta (canal de
destino) depende do estado atual (canal atual). Assim, ela precisa saber o canal atual (estado
corrente) para saber para qual canal deve ir (estado futuro).
Neste tema, vamos estudar os principais tipos latches e flip-flops, as células básicas para a
construção de circuitos sequenciais — como contadores e registradores — que são amplamente
empregados em sistemas digitais, como os microcontroladores e computadores.
FLIP FLOPS
MÓDULO 1
 Descrever o funcionamento dos Latches SR e D
LATCH SR
Memória é a característica que define os circuitos sequenciais, mas, como vimos, as portas
lógicas são circuitos combinacionais, isto é, suas saídas dependem apenas do estado atual das
suas entradas.
Logo, para criar um circuito sequencial, precisamos de que as saídas sejam realimentadas de
forma que atuem também como entradas.
A seguir, temos o esquema de um latch SR em que foi destacado a realimentação:
 Figura 1 - Latch SR com a realimentação destacada em verde | Fonte: autor
Para analisar o funcionamento do Latch SR, vamos verificar a sua resposta à seguinte
sequência de entradas:
Tempo S R
t1 0 1
t2 0 0
t3 1 0
t4 0 0
 Atenção! Para visualização completa da tabela utilize a rolagem horizontal
 Tabela 1 - Sequência de entradas | Fonte: autor
No instante t1 temos:
A = R + B = 1 + B = 1 = 0. Note que isso independe do estado de B.
B = S + A = 0 + A. Como vimos que A = 0, então B = 1
Assim, em t1 : 
 
No instante t2 temos:
A=R+B=0+B¯, como B=1 ao final de t1: A=0+1=0:
B=S+A=0+A, como A=0 ao final de t1: B=0+0¯=1: 
Assim, em t2: A=0 e B=1
 
No instante t3 temos:
A=R+B=0+B, como B=1 ao final de t1: A=0+1¯=0:
B=S+A¯=1+A¯=1¯, logo B=0
 DICA
Repare que utilizamos B = 1 e, em seguida, concluímos que B = 0! Isso indica que o estado de
A calculado no 1º passo pode ser um estado instável, ou seja, que mesmo sem alterações na
entrada, esse estado mudará espontaneamente.
Recalculando o estado de A, como o novo estado de B:
A=R+B¯=0+0¯, A=1
 ATENÇÃO
Note que, como o cálculo de B no instante t3 independe de A, esse estado é estável. Assim, no
instante t3 temos: A = 1 e B = 0.
No instante t4 temos:
A=R+B¯=0+B¯, como B=0 ao final de t1: A=0+0¯=1:
B=S+A¯=0+A¯, como A=1 ao final de t1: B=0+1¯=0: 
Essa sequência de sinais no latch pode ser observada na figura abaixo:
 Figura 2 - Resposta do Latch SR à sequência de entradas | Fonte: autor
E a tabela da resposta do circuito a essa sequência de entradas é:
Tempo S R A B
t1 0 1 0 1
t2 0 0 0 1
t3 1 0 1 0
t4 0 0 1 0
 Atenção! Para visualização completa da tabela utilize a rolagem horizontal
 Tabela 2 – Resposta do latch SR à sequência de entradas | Fonte: autor
 ATENÇÃO
Note que, nos tempos t2 e t4, o mesmo sinal de entrada produz diferentes saídas. Essa é a
manifestação da memória do circuito.
Observe também que nos casos testados, temos A=B¯, o que deu origem à denominação
clássica das saídas do Latch SR:Q e Q.¯ A representação clássica do latch SR é:
 Figura 3 - Latch SR | Fonte: autor
Porém, note que, se SR = 11:
Q=R+Q¯¯=1+Q¯¯=1¯, logo Q=0
Q¯=S+Q¯=1+Q¯=1¯, logo Q¯=0
Apesar de denominarmos as saídas de Q e Q¯, elas não são sempre complementares.
Todavia, a entrada SR=11 é “proibida” para o latch SR, e o comportamento a essa entrada não é
especificado, dependendo da implementação do latch SR.
 EXEMPLO
O latch SR pode ser implementado utilizando portas NOT e NAND, conforme a Figura 4. Nesse
caso, se SR=11, temos Q=Q¯=1.
 Figura 4 - Latch SR implementado com portas NOT e NAND | Fonte: autor
Com essas informações, podemos montar a tabela característica, que é a tabela que resume a
operação do dispositivo. A tabela característica pode ser escrita de diferentes formas, como em
função da transição entre o estado atual (Qn) e o próximo estado (Qn+1):
S R Qn→Qn+1 Ação
0 0 0→01→1 hold
0 1 0→01→0 reset
1 0 0→11→1 set
1 1 0→X1→X proibido
 Atenção! Para visualização completa da tabela utilize a rolagem horizontal
 Tabela 3 - Tabela característica do latch SR em função da transição de estados | Fonte: autor
A tabela característica pode ser reescrita introduzindo a variável do estado atual (Qn) na
tabela:
S R Qn+1 Ação
0 0 Qn hold
0 1 0 reset
1 0 1 set
1 1 X proibido
 Atenção! Para visualização completa da tabela utilize a rolagem horizontal
 Tabela 4 - Tabela característica do latch SR em função do estado atual | Fonte: autor
 ATENÇÃO
A designação desse latch “SR” é originada das funções dos seus pinos de entrada: Set (S) e
Reset (R). Esse dispositivo também é chamado de célula binária e flip-flop RS básico.
Podemos incluir uma entrada habilitadora (Enable) no latch SR. Quando o Enable estiver ativo,
o circuito deve se comportar como um latch normalmente. Caso contrário, ele deve manter o
estado atual (hold) independente das entradas.
Para implementar a entrada habilitadora, podemos utilizar portas NAND de forma que caso o
Enable seja 0 (En = 0), as entradas SR são “anuladas” (circuito deve-se comportar da mesma
forma que quando SR = 00), e assim efetuar o hold.
A seguir, temos o esquema do latch SR com entrada habilitadora baseado no circuito da Figura
4.
 Figura 5 - Latch SR com Enable | Fonte: autor
 DICA
Note que, se En = 0, então o circuito se comportará como se as entradas R e S fossem 0
independente dos seus estados reais.
A tabela característica do latch SR com entrada habilitadora é:
En S R Qn+1 Ação
0 X X Qn hold
1 0 0 Qn hold
1 0 1 0 reset
1 1 0 1 set
1 1 1 X proibido
 Atenção! Para visualização completa da tabela utilize a rolagem horizontal
 Tabela 5 - Tabela característica do latch SR com Enable | Fonte: autor
E a representação do latch SR com e sem a entrada habilitadora são:
 Figura 6 - Representação do latch SR sem e com entrada de habilitação | Fonte: autor
O FUNCIONAMENTO DO LATCH SR
Entenda melhor como funciona o Latch SR no vídeo a seguir:
LATCH D
O latch D é utilizado para armazenar variáveis booleanas.
 SAIBA MAIS
O nome desse dispositivo se origina de data (dados, em inglês), já que armazenar informação
(dados) é a sua principal aplicação.
O latch D tem apenas uma entrada de dados, D, e uma entrada habilitadora, (En), quando a
entrada habilitadora está ativa, a saída copia a entrada (load). Caso contrário, a saída se
mantém com o estado atual (hold).
 DICA
Para implementar o latch D, podemos utilizar o latch RS como base, basta unir as entradas com
um inversor
O esquema do latch D, a simbologia e sua tabela característica são:
 Figura 7- Latch D | Fonte: autor
 Figura 8 - Representação do latch D | Fonte: autor
En Qn+1 Ação
0 Qn hold
1 D load
 Atenção! Para visualização completa da tabela utilize a rolagem horizontal
 Tabela 6 - Tabela característica latch D | Fonte: autor
EXEMPLO:
Determine a saída Q quando aplicado o seguinte sinal a um latch D, com Enable ativado em
nível alto.
RESOLUÇÃO
Quando En = 0 a saída não se altera, quando En = 1, Q = D. Na figura abaixo, primeiro
identificamos as regiões em que a saída não pode ser alterada (regiões sombreadas), a seguir,
bastacopiar a entrada D nos demais momentos:
 Formação de uma treliça simples a partir do elemento básico ABC / Fonte: Autor
VERIFICANDO O APRENDIZADO
1. DADO QUE O ESTADO ATUAL DE UM LATCH SR É 0, QUAL DEVE SER A
ENTRADA PARA QUE QN→QN+1 SEJA 0→0:
A) SR=11
B) SR=10
C) SR=1X
D) SR=X1
E) SR=0X
2. UM LATCH SR POSSUI ENTRADA HABILITADORA QUE FICA ATIVA EM
NÍVEL ALTO. QUAL A SAÍDA Q DESSE LATCH NOS INSTANTES T2, T5 E
T8, RESPECTIVAMENTE: 
 
TEMPO S R EN
T1 0 1 0
T2 0 1 1
T3 1 0 1
T4 1 0 0
T5 0 1 0
T6 0 0 0
T7 0 1 1
T8 0 0 1
 ATENÇÃO! PARA VISUALIZAÇÃO COMPLETA DA TABELA UTILIZE A
ROLAGEM HORIZONTAL
A) 0, 0 e 0
B) 0, 1 e 0
C) 0, 1 e 1
D) 1, 0 e 0
E) 1, 1 e 1
GABARITO
1. Dado que o estado atual de um latch SR é 0, qual deve ser a entrada para que
Qn→Qn+1 seja 0→0:
A alternativa "E " está correta.
 
Para que Qn→Qn+1 seja 0→0, podemos realizar uma operação de hold ou reset, assim:
Qn→Qn+1 S R Ação
0→0
0 0 hold
0 1 reset
 Atenção! Para visualização completa da tabela utilize a rolagem horizontal
Logo, a entrada SR deve ter S = 0 e R pode ser tanto 0 quanto 1.
Portanto, para que Qn→Qn+1 seja 0→0 devemos ter SR = 0X.
2. Um latch SR possui entrada habilitadora que fica ativa em nível alto. Qual a saída Q
desse latch nos instantes t2, t5 e t8, respectivamente: 
 
Tempo S R En
t1 0 1 0
t2 0 1 1
t3 1 0 1
t4 1 0 0
t5 0 1 0
t6 0 0 0
t7 0 1 1
t8 0 0 1
 Atenção! Para visualização completa da tabela utilize a rolagem horizontal
A alternativa "B " está correta.
 
Em t2, a entrada habilitadora está ativada e SR = 01 (reset), logo Q = 0.
Em t5, a entrada habilitadora está desativada, a última vez que ela esteve ativa antes de t5 foi
em t3. Em t3, SR = 10 (set), assim, Q = 1. Como de t3 a t5 a saída não pode mudar (En = 0), em
t5 temos Q = 1.
Em t8, a entrada habilitadora está ativada e SR = 00 (hold), olhamos para t7 (En = 1, SR = 01),
logo Q = 0.
Assim, a sequência pedida é 0, 1 e 0.
MÓDULO 2
 Descrever o funcionamento dos flip-flops D, SR, JK e T
 RELEMBRANDO
No módulo anterior, vimos que os latches podem mudar de estado a qualquer momento, desde
que a entrada habilitadora (se houver) esteja ativada, o que dependendo do dispositivo pode ser
em nível alto ou baixo. Chamamos esse tipo de circuito de acionado por nível. Neles, desde que
a entrada habilitadora esteja ativada, a saída pode mudar a qualquer momento de acordo com
as entradas.
Agora estudaremos circuitos em que a saída só pode mudar em momentos bastante
específicos.
Nos flip-flops, a saída só pode ser alterada quando o sinal de relógio (clock) faz uma transição,
podendo ser de subida (do nível baixo para nível alto, 0→1) ou descida (1→0) dependendo do
flip-flop.
FLIP-FLOP D
O flip-flop D pode ser construído com dois latches D ligados na configuração Mestre-Escravo,
conforme o esquema a seguir:
 Figura 9 – Flip-flop D | Fonte: autor
Nessa configuração, o latch D à esquerda é dito mestre, pois ele controla a entrada do latch
escravo (à direita).
Agora vamos analisar o funcionamento desse circuito em um ciclo do sinal , conhecido como
relógio (clock):
clock em nível baixo
Quando o clock está em nível baixo, o latch mestre está ativo e QM é igual à entrada D do
circuito. Nessa situação, o latch escravo está desativado e a saída do circuito não é modificada.
clock em nível alto
Quando o clock realiza a transição para o nível alto, o latch mestre é desativado e QM fica em
hold. Por sua vez, o latch escravo é habilitado e sua saída copia o estado de QM.
Dessa forma, a cada ciclo do clock o estado da saída só pode ser modificado uma vez, quando
ocorre a transição do sinal do clock do nível baixo para o nível alto (bordo de subida). Observe o
diagrama de sinais do flip-flop D abaixo:
 Figura 10 - Diagrama de sinais de um flip-flop D | Fonte: autor
A área hachurada, no início, indica que não temos como saber o estado inicial do flip-flop.
 DICA
Observe que a cada bordo de subida do relógio copia o sinal D, ou seja, o que interessa ao flip-
flop é o estado da entrada no momento do bordo de subida do relógio.
É muito comum adicionar aos flip-flops as entradas de preset e clear, que são sinais
assíncronos, o que significa que eles podem modificar a saída independentemente do sinal do
relógio.
clear
Quando a entrada de clear é ativada, ela faz o sinal da saída ir para o nível lógico baixo, Q = 0.

preset
O preset faz justamente o oposto, ao ser ativada, força a saída a ir para o nível lógico alto, Q =
1.
Os sinais de Clear e Preset podem ser utilizados em todos os flip-flops que veremos neste
módulo. Usualmente, as entradas de preset e clear são ativadas com o nível lógico baixo,
conforme indicado na representação do flip-flop D:
 Figura 11 - Representação do flip-flop D com e sem preset e clear | Fonte: autor
Na representação de flip-flops, utilizamos esse triângulo na entrada do relógio, tal marcação
indica que essa porta do dispositivo é sensível a bordo e não ao nível do sinal.
 DICA
Buscar esse sinal é uma maneira efetiva de identificar se o dispositivo é um latch ou um flip-flop.
Os flip-flops podem ser atualizados no bordo subida ou no de descida. Para representar uma
entrada de relógio sensível ao bordo de descida, utilizamos similar à de quando o sinal é ativado
em nível baixo:
 Figura 12 - Sinal ativado a) no bordo de subida b) no bordo de descida | Fonte: autor
Podemos montar a seguinte tabela característica para um flip-flop D com a entrada de clock
ativada no bordo de subida:
 Tabela 7 - Tabela característica do flip-flop D | Fonte: autor
Como a atuação das entradas de preset, clear e clock são independentes do tipo do flip-flop
utilizado, é comum que elas sejam omitidas da tabela característica. 
 ATENÇÃO
Sempre que a tabela se refere a um flip-flop, é subentendido que a transição para o estado
previsto na coluna Qn+1 só ocorre no bordo apropriado do sinal do relógio.
FLIP-FLOP SR
O flip-flop SR pode ser montado utilizando dois latches SR na configuração Mestre-Escravo de
forma similar ao que foi feito para o latch D (figura 13).
 Figura 13 - Flip-flop SR | Fonte: autor
Note que, se a entrada no latch SR mestre no momento do bordo de subida for SR = 10 ou 01,
então QMQM¯ reproduzirá o sinal de entrada para o latch escravo, fazendo o set ou o clear.
Caso SR = 00, então QMQM¯ manterá o último comando realizado, seja ele de set ou clear.
O circuito manterá o último estado realizado, ou seja, o flip-flop realizará o hold.
Como o caso SR = 11 é uma indeterminação para o latch SR, essa entrada continua sendo
“proibida” para o flip-flop SR.
O símbolo do flip-flop SR e a sua tabela característica resumida são:
 Figura 14 - Representação do flip-flop SR | Fonte: autor
S R Qn+1 Ação
0 0 Qn hold
0 1 0 reset
1 0 1 set
1 1 X proibido
 Atenção! Para visualização completa da tabela utilize a rolagem horizontal
 Tabela 8 - Tabela característica resumida do flip-flop SR | Fonte: autor
FLIP-FLOP JK
 RELEMBRANDO
O flip-flop SR possui uma combinação de entrada não utilizada (SR = 11).
O flip-flop JK é baseado no flip-flop SR, tendo a mesma resposta para todas as combinações
válidas para o flip-flop SR e, quando as duas entradas estão em nível alto, ele inverte a saída, o
que é chamado de toggle.
O flip-flop JK pode ser obtido a partir do flip-flop SR da seguinte forma:
 Figura 15 - Flip-flop JK | Fonte: autor
Para analisar o comportamento do circuito proposto na Figura 15, montaremos a tabela verdade.
Por clareza, vamos omitir o sinal do relógio; lembre-se de que as transições na saída do flip-flop
da figura só ocorrem no bordo de subida do relógio. Também consideraremos que Q e Q¯ são
sempre opostos, como em todos os casos válidos do flip-flop SR.
J K Qn Qn S=J . Qn R=K . Qn Qn→Qn+1
0 0 0 1 0 0 0→0
0 0 1 0 0 0 1→1
0 1 0 1 0 0 0→0
0 1 1 0 0 1 1→0
1 0 0 1 1 0 0→1
1 0 1 0 0 0 1→1
1 1 0 1 1 0 0→1
1 1 1 0 0 1 1→0
 Atenção! Para visualização completa da tabela utilize a rolagem horizontal Tabela 9 - Tabela verdade flip-flop JK | Fonte: autor
Escrevendo a tabela verdade em função do estado atual (Qn):
J K Qn+1 Ação
0 0 Qn hold
0 1 0 clear
1 0 1 set
1 1 Qn toggle
 Atenção! Para visualização completa da tabela utilize a rolagem horizontal
 Tabela 10 - Tabela verdade flip-flop JK em função do estado atual | Fonte: autor
A simbologia utilizada para representar o flip-flop JK é:
 Figura 16 - Simbologia do flip-flop JK com e sem preset e clear | Fonte: autor
EXEMPLO
Determine quais devem ser as entradas para que o flip-flop JK execute as seguintes transições:
Qn→Qn+1
0→0
0→1
1→0
1→1
 Atenção! Para visualização completa da tabela utilize a rolagem horizontal
RESOLUÇÃO
0→0: ações possíveis hold (JK = 00) ou clear (JK = 01), logo JK = 0X
0→1: ações possíveis set (JK = 10) ou toggle (JK = 11), logo JK = 1X
1→0: ações possíveis clear (JK = 01) ou toggle (JK = 11), logo JK = X1
1→1: ações possíveis hold (JK = 00) ou set (JK = 10), logo JK = X0
Logo:
Qn→Qn+1 J K
0→0 0 X
0→1 1 X
1→0 X 1
1→1 X 0
 Atenção! Para visualização completa da tabela utilize a rolagem horizontal
Essa tabela é chamada de tabela de excitação.
O FUNCIONAMENTO DO FLIP-FLOP JK
Veja a explicação sobre o funcionamento do Latch SR no vídeo a seguir:
FLIP-FLOP T
O flip-flop T possui apenas uma entrada e, se ela estiver ativa ao ocorrer a transição adequada
do relógio, a saída inverte seu estado (toggle, por isso que esse flip-flop é identificado pela letra
“T”).
 ATENÇÃO
Se a entrada estiver desativada, o circuito mantém o estado atual (hold).
Para implementar o flip-flop T podemos utilizar um flip-flop JK com suas entradas em curto:
 Figura 17 - Flip-flop T | Fonte: autor
Repare que se T = 1, então JK = 11 e o circuito faz um toggle (Qn+1=Qn¯). Se T = 0, JK = 00 e
o circuito faz um hold (Qn+1=Qn).
A simbologia utilizada para representar o flip-flop T é:
 Figura 18 - Representação do flip-flop T | Fonte: autor
VERIFICANDO O APRENDIZADO
1. PARA FAZER UM FLIP-FLOP D A PARTIR DE UM FLIP-FLOP JK, QUAL
DEVE SER A FUNÇÃO BOOLEANA DAS ENTRADAS J E K:
A) J=D .Q e K=0
B) J=D.Q e K=D.Q¯
C) J=D e K=D¯
D) J=D¯ e K=D
E) J=D e K=0
2. UM FLIP-FLOP T POSSUI ENTRADAS DE PRESET E CLEAR ATIVADAS
EM NÍVEL BAIXO E ENTRADA DE CLOCK SENSÍVEL A BORDO DE
SUBIDA. DADO QUE O BORDO DE SUBIDA OCORRE NOS INSTANTES
ESPECIFICADOS NA TABELA ABAIXO, QUAL O VALOR DE Q DESSE FLIP-
FLOP IMEDIATAMENTE APÓS OS INSTANTES T2, T4 E T5
RESPECTIVAMENTE: 
 
TEMPO T PRESET CLEAR
T1 1 1 1
T2 0 0 1
T3 1 1 1
T4 1 1 0
T5 1 1 1
 ATENÇÃO! PARA VISUALIZAÇÃO COMPLETA DA TABELA UTILIZE A
ROLAGEM HORIZONTAL
A) 010
B) 111
C) 101
D) 110
E) 001
GABARITO
1. Para fazer um flip-flop D a partir de um flip-flop JK, qual deve ser a função booleana
das entradas J e K:
A alternativa "C " está correta.
 
Se D=1, a saída deve ser 1 independente do estado atual, ou seja, deve ser feito um set
(JK=10).
Se D=0, a saída deve ser 0 independente do estado atual, ou seja, deve ser feito um clear
(JK=01).
Logo, podemos fazer: J=D e K=D¯
2. Um flip-flop T possui entradas de preset e clear ativadas em nível baixo e entrada de
clock sensível a bordo de subida. Dado que o bordo de subida ocorre nos instantes
especificados na tabela abaixo, qual o valor de Q desse flip-flop imediatamente após os
instantes t2, t4 e t5 respectivamente: 
 
Tempo T preset Clear
t1 1 1 1
t2 0 0 1
t3 1 1 1
t4 1 1 0
t5 1 1 1
 Atenção! Para visualização completa da tabela utilize a rolagem horizontal
A alternativa "C " está correta.
 
No instante t2, o preset está ativado, logo Q = 1;
No instante t4, o clear está ativado, logo Q = 0;
No instante t5, o preset e o clear estão desativados e T = 1, logo, o Q será invertido em relação
a saída após o instante t4, logo Q = 1.
Então, a sequência pedida é 101.
CONCLUSÃO
CONSIDERAÇÕES FINAIS
Neste tema, aprendemos sobre os principais tipos de latches e flip-flops, os blocos fundamentais
que serão utilizados para construir os circuitos sequenciais mais complexos.
Saber diferenciar dispositivos acionados por nível e por bordo, e as tabelas características de
cada um dos tipos de latches e flip-flops é fundamental para avançar nos seus estudos sobre a
Eletrônica Digital. Tente associar o nome dos dispositivos às suas funções para facilitar a
memorização.
AVALIAÇÃO DO TEMA:
REFERÊNCIAS
CAPUANO, F. G. Sistemas digitais: circuitos combinacionais e sequenciais. 1 ed. Érica, 2014. 
MENDONÇA, A.; ZELENOVSKY, R. Eletrônica Digital: Curso Prático e Exercícios, 2 ed. MZ
Editora, 2007.
EXPLORE+
Para saber mais sobre os assuntos tratados neste tema, leia: 
Seção 6.5 do livro Eletrônica Digital 2 ed, Editora: Mz, 2007, de Alexandre Mendonça e
Ricardo Zelenovsky. O retardo e suas implicações.
CONTEUDISTA
Felipe Gonçalves Serrenho
 CURRÍCULO LATTES
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