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Lógica de Programação

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O NIOS II é o processador software core da Altera. O nome do seu barramento interno que interliga todos os seus componentes é:
A - Altera Switch Fabric
B - Quartus Switch Fabric
C - Avalon Switch Fabric
D - Avalon Switch Industry
E - Altera Switch Industry

Questões Para o Saber

há 8 meses

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há 8 meses

6 pág.

LÓGICA PROGRAMÁVEL Prática 2 NOTA 10

Respostas

há 8 meses

Vamos analisar as alternativas apresentadas: A - Altera Switch Fabric: Incorreto, pois não é o nome do barramento interno do NIOS II. B - Quartus Switch Fabric: Incorreto, pois Quartus é o software de desenvolvimento e não o nome do barramento. C - Avalon Switch Fabric: Correto, este é o nome do barramento interno que interliga os componentes do NIOS II. D - Avalon Switch Industry: Incorreto, não é o nome do barramento. E - Altera Switch Industry: Incorreto, não é o nome do barramento. Portanto, a alternativa correta é: C - Avalon Switch Fabric.

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Registradores de deslocamento em VHDL realizam a transferência de dados, podendo realizar conversões de dados em formato serial e paralelo.
Considerando o uso de vetores para descrever os dados, em um registrador de entrada serial e saída serial a operação que realiza o deslocamento de dados é:
A divisão
B subtração
C multiplicação
D concatenação
E negação

A memória RAM permite escrita e leitura e sua implementação em VHDL se dá em código sequencial.
Na entidade de uma memória RAM bidirecional o modo que é usado para declarar o seu barramento de dados é:
A IN
B OUT
C BIDIR
D INOUT
E BUFFER

Sobre geradores de sinais em VHDL:
Está(ão) correta(s) apenas:
I – Um gerador de sinal arbitrário com máquina de estados necessita de 2 processos (PROCESS) para sua implementação em código sequencial.
II – Um gerador de sinal arbitrário sem máquina de estados é implementado em código concorrente.
III – Um monoestável carrega um contador decrescente que mantém a saída em nível alto enquanto o contador não chega em zero.
A I e II
B I e III
C II e III
D II
E III

É possível implementar em VHDL a geração de estímulos para a realização de teste independente da ferramenta de simulação.
Para gerar sinais aleatórios como estímulos em região de código concorrente utiliza-se a cláusula:
A WAIT
B UNTIL
C AFTER
D FOR
E WHEN

Sobre a operação do microprocessador VHDL apresentado na Aula Teórica 6.
Quanto à veracidade dessas sentenças, respectivamente, marque a alternativa correta:
I – Algumas instruções são divididas em dois passos, como a instrução LDiA,n.
II – O registrador Ir armazena a instrução que foi obtida no ciclo de escrita.
III – Na instrução LDiA,n o primeiro passo é ler o dado do endereço formado por Pg&Ir[3..0] e armazenar no registrador Aux.
IV – O registrador St é semelhante ao Pc, mas usado para sub-rotinas.
A V, F, V, V
B F, V, V, V
C F, F, V, V
D V, V, F, F
E V, F, F, V

Os arquivos em VHDL permitem a troca de dados entre uma entidade e o mundo exterior.
Quanto à veracidade dessas sentenças, marque a alternativa correta:
I – As operações com arquivos não são sintetizáveis.
II – O arquivo é sempre declarado como um tipo, iniciando com a palavra-chave TYPE.
III – Um arquivo binário pode ser fechado apenas por meio do procedimento FILE_CLOSE.
IV – Os arquivos de texto são de execução mais rápida em relação aos arquivos binários.
A V, F, V, V
B F, V, V, V
C F, F, V, V
D V, V, F, F
E V, F, F, V

Dado uma unidade lógica e aritmética (ULA) de 3 bits de controle implementada em VHDL, em que as 4 primeiras operações são lógicas e as últimas 4 operações são aritméticas, considerando uma contagem de 000 a 111 na sua tabela verdade.
O bit de entrada de controle que define se a operação é lógica ou aritmética é o:
A LSB
B MSB
C USB
D OSB
E ASB

Os IP cores são blocos de hardware que executam tarefas específicas.
A tecnologia que possibilita projetar dispositivos FPGA com memória, elementos lógicos e um processador IP core em sua arquitetura interna é chamada de:
A SOC
B SOPC
C SO
D ARM
E RISC

Para a realização de testes em VHDL é possível gerar formas de onda para estimular uma entidade.
Os estímulos de teste são armazenados em um vetor declarado como constante cujos elementos são do tipo:
A ARRAY
B VECTOR
C COMPOSITE
D RECORD
E SCALAR

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A memória RAM permite escrita e leitura e sua implementação em VHDL se dá em código sequencial.Na entidade de uma memória RAM bidirecional o modo que é usado para declarar o seu barramento de dados é:A INB OUTC BIDIRD INOUTE BUFFER

É possível implementar em VHDL a geração de estímulos para a realização de teste independente da ferramenta de simulação.Para gerar sinais aleatórios como estímulos em região de código concorrente utiliza-se a cláusula:A WAITB UNTILC AFTERD FORE WHEN

Os IP cores são blocos de hardware que executam tarefas específicas.A tecnologia que possibilita projetar dispositivos FPGA com memória, elementos lógicos e um processador IP core em sua arquitetura interna é chamada de:A SOCB SOPCC SOD ARME RISC

Para a realização de testes em VHDL é possível gerar formas de onda para estimular uma entidade.Os estímulos de teste são armazenados em um vetor declarado como constante cujos elementos são do tipo:A ARRAYB VECTORC COMPOSITED RECORDE SCALAR

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Na entidade de uma memória RAM bidirecional o modo que é usado para declarar o seu barramento de dados é:
A IN
B OUT
C BIDIR
D INOUT
E BUFFER

É possível implementar em VHDL a geração de estímulos para a realização de teste independente da ferramenta de simulação.
Para gerar sinais aleatórios como estímulos em região de código concorrente utiliza-se a cláusula:
A WAIT
B UNTIL
C AFTER
D FOR
E WHEN

Os IP cores são blocos de hardware que executam tarefas específicas.
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A SOC
B SOPC
C SO
D ARM
E RISC

Para a realização de testes em VHDL é possível gerar formas de onda para estimular uma entidade.
Os estímulos de teste são armazenados em um vetor declarado como constante cujos elementos são do tipo:
A ARRAY
B VECTOR
C COMPOSITE
D RECORD
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