Revisar envio do teste_ QUESTIONÁRIO UNIDADE IV ORGANIZAÇÃO DE COMPUTADORES

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Revisar envio do teste: QUESTIONÁRIO UNIDADE IV
ORGANIZAÇÃO DE COMPUTADORES 3062-60_57501_R_E1_20221_01
CONTEÚDO
Usuário julio.morais6 @aluno.unip.br
Curso ORGANIZAÇÃO DE COMPUTADORES
Teste QUESTIONÁRIO UNIDADE IV
Iniciado 10/05/22 10:12
Enviado 10/05/22 10:15
Status Completada
Resultado
da tentativa
2.5 em 2.5 pontos  
Tempo
decorrido
3 minutos
Resultados
exibidos
Todas as respostas, Respostas enviadas, Respostas corretas,
Comentários, Perguntas respondidas incorretamente
Pergunta 1
Resposta d.
A largura do barramento é um parâmetro que deve
ser considerado em seu projeto. Assim, quanto mais
largas forem as linhas de endereços, maior a
capacidade de endereçamento da memória e do
processador. Aumentar a aceleração do barramento
também é possível, porém difícil, pois os sinais
geralmente trafegam com diferentes velocidades no
barramento. Esse problema na variação da velocidade
no barramento é conhecido como:
UNIP EAD BIBLIOTECAS MURAL CONTEÚDOS ACADÊMICOS
0.25 em 0.25 pontos
http://company.blackboard.com/
https://ava.ead.unip.br/webapps/blackboard/execute/courseMain?course_id=_219272_1
https://ava.ead.unip.br/webapps/blackboard/content/listContent.jsp?course_id=_219272_1&content_id=_2705888_1&mode=reset
https://ava.ead.unip.br/webapps/portal/execute/tabs/tabAction?tab_tab_group_id=_10_1
https://ava.ead.unip.br/webapps/portal/execute/tabs/tabAction?tab_tab_group_id=_27_1
https://ava.ead.unip.br/webapps/portal/execute/tabs/tabAction?tab_tab_group_id=_47_1
https://ava.ead.unip.br/webapps/portal/execute/tabs/tabAction?tab_tab_group_id=_25_1
https://ava.ead.unip.br/webapps/login/?action=logout
Selecionada:
Respostas: a.
b.
c.
d.
e.
Comentário
da
resposta:
Atraso diferencial do
barramento.
Atraso integral do barramento.
Atraso inicial do barramento.
Atraso paralelo do barramento.
Atraso diferencial do
barramento.
Atraso �nal do barramento.
Resposta: D 
Comentário: De acordo com o livro-
texto, o atraso diferencial do
barramento ocorre quando os sinais
trafegam com diferentes velocidades
no barramento.
Pergunta 2
O barramento PCI (
Peripheral Component Interconnect ou barramento de
interconexão de componente periférico) foi
desenvolvido em 1990 em substituição ao já
ultrapassado barramento EISA ( Extended Industry
Standard Architecture). Originalmente, o PCI possuía a
capacidade de transferência de 32 bits por ciclo e
largura de banda de 133 MB/s. Em 1993, foi lançada a
segunda versão (PCI 2.0) e, em 1995, a versão 2.1, que
trouxeram melhorias no desempenho e nas
0.25 em 0.25 pontos
Resposta
Selecionada:
a.
Respostas: a.
b.
c.
d.
e.
Comentário
da
resposta:
transmissões de áudio e vídeo em alta qualidade. Qual
foi o fator determinante para que essa melhoria de
desempenho fosse obtida?
O uso de dois chips, que funcionam
como uma ponte para conectar o
barramento PCI ao processador e à
memória principal.
O uso de dois chips, que funcionam
como uma ponte para conectar o
barramento PCI ao processador e à
memória principal.
O uso de um processador com vários
núcleos para melhorar o desempenho
do computador.
O uso de barramentos separados para
dados e instruções.
O uso de memória cache para o
armazenamento de dados e
instruções.
O uso de arquivos MP3 e MP4, que
possibilitavam o armazenamento mais
simples de arquivos de áudio e vídeo.
Resposta: A 
Comentário: A melhora do padrão PCI
em comparação a padrões anteriores
se deve aos dois chips da Intel, que
trabalham como uma espécie de ponte
que conecta o barramento PCI ao
processador, à memória principal e ao
restante do barramento.
Pergunta 3
Resposta
Selecionada:
e.
Respostas: a.
b.
c.
d.
e.
O barramento PCI Express, ou simplesmente PCIe,
elimina o uso do barramento paralelo, constituído de
mestres e escravos, e utiliza um projeto baseado em
conexões seriais ponto a ponto de alto desempenho.
Essa solução apresenta uma transição radical na
tradição do barramento ISA/EISA/PCI e se baseia em
práticas de redes Ethernet comutadas. A arquitetura
PCIe possui três principais pontos de diferenças em
relação ao barramento PCI. Quais são essas
diferenças?
Comutador centralizado, conexão
serial ponto a ponto e um modelo
conceitual de mestre de barramento.
Fita magnética paralela, disco rígido
serial e barramento em camadas.
Memória RAM centralizada, conexão
do pen drive em paralelo e modelo de
barramento triangular.
Processador distribuído, memória
cache em níveis e barramento
alinhado.
Sistemas de memória auxiliares em
bu�er, barramentos em camadas
distribuídas e conexão paralela ponto
a ponto.
0.25 em 0.25 pontos
Comentário
da
resposta:
Comutador centralizado, conexão
serial ponto a ponto e um modelo
conceitual de mestre de barramento.
Resposta: E 
Comentário: Segundo o livro-texto, a
arquitetura PCIe possui três pontos de
diferenças em relação ao barramento
PCI antigo, um deles é o comutador
centralizado e o outro é a utilização de
conexões seriais ponto a ponto
estreitas. A terceira diferença é um
pouco mais sutil e trata-se de um
modelo conceitual de mestre de
barramento encontrado no PCI, que
emite um comando a um escravo que
envia um pacote de dados a um outro
dispositivo.
Pergunta 4
Resposta Selecionada: b. 
Os barramentos PCI e PCIe possuem alta velocidade
de transmissão e são e�cientes na conexão de
dispositivos de alto desempenho, como as placas de
vídeo. Entretanto, eles são muito caros para serem
empregados em dispositivos periféricos, que operam
à baixa velocidade. A �m de resolver problemas
relacionados ao desempenho dos barramentos
utilizados em periféricos, sete empresas de tecnologia
(IBM, Intel, Microsoft, entre outras) se juntaram para
buscar uma solução uni�cada de conexão para uma
gama variada de dispositivos de E/S. Qual foi o padrão
de barramento adotado para uso geral que elas
desenvolveram e que foi lançado em 1998?
USB.
0.25 em 0.25 pontos
Respostas: a. 
b. 
c. 
d. 
e. 
Comentário
da
resposta:
AGP.
USB.
PCIe.
ISA.
VESA.
Resposta: B 
Comentário: De acordo com o livro-
texto, o padrão resultante dessa
pesquisa em conjunto foi lançado em
1998 e �cou conhecido como USB (
Universal Serial Bus – barramento serial
universal) e desde então é amplamente
utilizado em computadores, celulares,
tablets, smart TV e sistemas
embarcados em geral.
Pergunta 5
Resposta Selecionada: e. 
Respostas: a. 
b. 
Basicamente, um dispositivo de E/S se comunica com
suas interfaces através do envio/recebimento de bits
de controle. Embora cada dispositivo possua
características de funcionamento próprio, o �uxo de
informações é o mesmo para todos os dispositivos. O
�uxo direcional para dados recebidos e transmitidos
também é conhecido tecnicamente por qual
nomenclatura?
RX/TX.
AC/MQ.
IR/IBR.
0.25 em 0.25 pontos
c. 
d. 
e. 
Comentário
da
resposta:
PC/MAR.
PC/AT.
RX/TX.
Resposta: E 
Comentário: O sentido direcional para
o �uxo de dados
transmitidos/recebidos das conexões
entre os periféricos é conhecido
também como (RX/TX).
Pergunta 6
Resposta Selecionada: b. 
Respostas: a. 
b. 
c. 
d. 
e. 
Comentário
Os barramentos de dados e instruções precisam
seguir um certo padrão organizacional. Ao
desenvolverem um projeto, os engenheiros devem
seguir os protocolos de barramentos, que irão
determinar especi�cações mecânicas e elétricas na
fabricação das placas. Existem variedades de
barramentos para uso em computadores. Dentre elas,
qual alternativa não representa um tipo de padrão
para barramentos?
MBR.
Unibus.
MBR.
Omnibus.
SCSI.
ISA.
Resposta: B 
0.25 em 0.25 pontos
da
resposta:
Comentário: O MBR ( memory bu�er
register) é um registrador que
armazena palavras recebidas da
memória principal e não é um modelo
de barramento.
Pergunta 7
Resposta
Selecionada:
d.
Respostas: a.
b.
c.
d.
A arquitetura de computador do tipo RISC ( Reduced
Instruction Set Computer –computador com um
conjunto reduzido de instruções) foi um grande
avanço no desenvolvimento dos processadores
modernos. Essa arquitetura trouxe novas questões em
seu projeto, como possuir um conjuntode instruções
menor, execução otimizada de chamada de funções,
modos de execução baseados no uso de pipeline 
e execução de cada instrução em um ciclo de clock.
Além dessas características, qual outra característica
relevante possui a arquitetura RISC?
Menor quantidade de modos de
endereçamento.
Menor quantidade de memória
RAM.
Menor quantidade de memória
ROM.
Menor quantidade de espaço em
disco rígido.
0.25 em 0.25 pontos
e.
Comentário
da
resposta:
Menor quantidade de modos de
endereçamento.
Menor quantidade de acessos ao
barramento.
Resposta: D 
Comentário: De acordo com o livro-
texto, um dos fatores mais relevantes
encontrados na arquitetura RISC está
relacionado aos modos de
endereçamento de memória pelo
conjunto de instruções.
Pergunta 8
Resposta
Selecionada:
b.
Respostas: a.
O pipeline é empregado na execução de instruções em
paralelo, com o intuito de melhorar o desempenho
dos processadores. Para máquinas do tipo RISC, a
maioria das instruções em pipeline é do tipo
registrador-para-registrador, envolvendo apenas dois
ou três estágios. Nesse caso, os dois primeiros
estágios serão para a realização da busca da instrução
e um estágio para a execução, além do
armazenamento em memória. Apesar de vantajoso, o
pipeline 
em máquinas RISC apresenta quais problemas?
Em relação ao acesso à memória e
quando ocorre um desvio na
instrução, interrompendo o �uxo
sequencial de execução.
0.25 em 0.25 pontos
b.
c.
d.
e.
Comentário
da
resposta:
Em relação ao uso da memória ROM
para armazenamento de dados e
quando ocorre erro na comunicação
com o disco rígido.
Em relação ao acesso à memória e
quando ocorre um desvio na
instrução, interrompendo o �uxo
sequencial de execução.
Em relação à busca de instruções nos
registradores e quando ocorre um
acesso aos dispositivos de E/S.
Em relação ao acesso sequencial de
dados nos dispositivos de E/S e
quando os registradores apresentam
algum tipo de problema.
Em relação ao acesso paralelo na
memória cache e quando ocorre
algum desvio no �uxo de
armazenamento, interrompendo a
execução.
Resposta: B 
Comentário: Dois problemas impedem
que seja obtido o aumento máximo na
velocidade do pipeline, sendo o
primeiro em relação ao acesso à
memória, que, como se sabe, nessa
situação será único, e será utilizado
apenas um acesso por estágio. O
segundo problema é quando ocorre
um desvio na instrução, pois o �uxo
sequencial de execução também será
interrompido, de forma que, para
acomodar isso, utiliza-se a menor
quantidade de estágios possível.
Pergunta 9
Resposta
Selecionada:
d.
Respostas: a.
b.
c.
Um processador superescalar é de�nido como aquele
que possui múltiplos e independentes pipelines de
instruções. Uma das grandes vantagens da
implementação superescalar é o aumento no nível de
paralelismo de instruções, que possibilita múltiplos
�uxos processados simultaneamente. Alguns
problemas podem ocorrer em uma implementação
superescalar, como a entrada de alguma operação
dependente da saída da instrução anterior, de modo
que a instrução seguinte não poderá completar sua
execução. Para contornar esse problema de
dependência, qual solução deve ser tomada?
Eliminar a dependência de dados ou
instruções desnecessárias, utilizando-
se para isso registradores adicionais,
renomeando assim as referências
obtidas dos registradores no código
original.
Buscar a instrução, interpretar a
instrução, obter dados e processar
dados.
Determinar o intervalo de tempo entre
o início da borda de subida (ou
descida) do pulso, até o início da
próxima borda de subida (ou descida)
do outro pulso.
0.25 em 0.25 pontos
d.
e.
Comentário
da
resposta:
Realizar o cálculo para o
armazenamento do resultado da
operação na memória principal.
Eliminar a dependência de dados ou
instruções desnecessárias, utilizando-
se para isso registradores adicionais,
renomeando assim as referências
obtidas dos registradores no código
original.
Receber uma ou várias palavras que
serão armazenadas na memória ou
enviadas para alguma unidade de E/S.
Resposta: D 
Comentário: Uma forma de contornar
o problema da dependência de dados
seria o processador eliminar algum tipo
de dependência desnecessária,
utilizando-se para isso registradores
adicionais, renomeando assim as
referências obtidas dos registradores
no código original.
Pergunta 10
A abordagem multithreading explícita é de grande
utilidade na realização do processamento paralelo.
Dessa forma, para que ele ocorra corretamente, é
importante que o processador disponibilize um
registrador (contador de programa) para que cada
thread em execução possa ser executado
concorrentemente. Dentre as diversas técnicas de
multithreading explícitas, assinale a técnica cujas
0.25 em 0.25 pontos
Terça-feira, 10 de Maio de 2022 10h15min53s GMT-03:00
Resposta
Selecionada:
e.
Respostas: a.
b.
c. 
d. 
e.
Comentário
da
resposta:
instruções de um thread sejam executadas de forma
progressiva, até que algum novo evento ocorra,
causando um atraso.
Multithreading bloqueada.
Multithreading simultânea.
Multithreading intercalada.
Multithreading ativa.
Chip multiprocessado.
Multithreading bloqueada.
Resposta: E 
Comentário: De acordo com o livro-
texto, na multithreading bloqueada,
também conhecida como
multithreading de granularidade grossa,
as instruções de um thread serão
executadas de forma progressiva até
que algum novo evento ocorra,
causando um atraso. Esse evento
induzirá uma troca de thread em
operação para outro thread, e só será
e�ciente se o processador executar as
tarefas de forma ordenada e, se
possível, sem nenhuma falha de cache.
← OK