cap4

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Nível da Microarquitetura
Capítulo
4
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O caminho de dados (1)
	Caminho de dados usado como exemplo de microarquitetura neste capítulo.
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O caminho de dados (2)
Combinações úteis de sinais da ULA e funções executadas.
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Temporização do caminho de dados
Diagrama de temporização de um ciclo do caminho de dados.
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Operação da memória
Mapeamento dos bits em MAR para o barramento de endereço.
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Microinstruções
Formato da microinstrução para a Mic-1.
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Controle de microinstrução: a Mic-1 (1)
	Diagrama de blocos completo de nosso exemplo de microarquitetura, a MIC-1.
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Controle de microinstrução: a Mic-1 (2)
Microinstrução com JAMZ ajustado para 1 tem duas sucessoras potenciais.
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Pilhas (1)
Uso de uma pilha para armazenar variáveis locais. 
a) Enquanto A está ativo. c) Após B chamar C. 
b) Após A chamar B. d) Após C e B retornarem e A chamar D.
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Pilhas (2)
Utilização de uma pilha de operandos para efetuar um cálculo aritmético.
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Modelo de memória IJVM
As várias partes da memória IJVM.
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O conjunto de instruções IJVM (1)
O conjunto de instruções IJVM. Os operandos byte, const, e varnum
são 1 byte. Os operandos disp, index, e offset são 2 bytes.
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O conjunto de instruções IJVM (2)
 Memória antes de executar INVOKEVIRTUAL. 
 Após executá-la.
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O conjunto de instruções IJVM (3)
 Memória antes de executar IRETURN. 
 Após executá-la.
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Compilando Java para IJVM (1)
 Fragmento de código Java. 
 Linguagem de montagem Java correspondente. 
 Programa IJVM em hexadecimal.
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Pilha após cada instrução do slide anterior.
Compilando Java para IJVM (2)
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Microinstruções e Notação
	Todas as operações permitidas. Qualquer uma das operações anteriores pode ser extendida somando ‘‘<< 8’’ a elas para deslocar o resultado para a esquerda por um byte. Por exemplo, uma operação comum é H = MBR << 8
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Implementação da IJVM
usando a Mic-1 (1)
Microprograma para
 a Mic-1
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Implementação da IJVM
usando a Mic-1 (2)
Microprograma para
 a Mic-1
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Implementação da IJVM
usando a Mic-1 (3)
Microprograma para
 a Mic-1
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Implementação da IJVM
usando a Mic-1 (4)
Microprograma para
 a Mic-1
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Implementação da IJVM
usando a Mic-1 (5)
Microprograma para
 a Mic-1
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Implementação da IJVM
usando a Mic-1 (6)
 O formato da instrução BIPUSH.
 ILOAD com um índice de 1 byte. 
 WIDE ILOAD com um índice de 2 bytes.
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Implementação da IJVM
usando a Mic-1 (7)
	Seqüência inicial de microinstruções para ILOAD e WIDE ILOAD. Os endereços são exemplos.
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Implementação da IJVM
usando a Mic-1 (8)
A instrução IINC tem dois campos de operando diferentes.
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Implementação da IJVM
usando a Mic-1 (9)
Situação no início de várias microinstruções. 
a) Main1. b) goto1. c) goto2. d) goto3. e) goto4.
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Velocidade contra custo
 Reduzir o número de ciclos de relógio necessários para executar uma instrução.
 Simplificar a organização de modo que o ciclo de relógio possa ser mais curto.
 Sobrepor a execução de instruções.
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Incorporação do laço do interpretador
ao microcódigo (1)
Seqüência original do microprograma para executar POP.
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Seqüência de microprograma melhorada para executar POP.
Incorporação do laço do interpretador
ao microcódigo (2)
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Arquitetura de três
barramentos (1)
Código Mic-1 para executar ILOAD.
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Código de três barramentos para executar ILOAD.
Arquitetura de três
barramentos (2)
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Unidade de busca para a Mic-1.
Arquitetura de três
barramentos (3)
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Máquina de estado finito para implementar a IFU.
Arquitetura de três
barramentos (4)
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Caminho de dados
para a Mic-2.
Arquitetura de três
barramentos (5)
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Projeto com paralelismo: a Mic-3 (1)
Microprograma para a Mic-2
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Projeto com paralelismo: a Mic-3 (2)
Microprograma para a Mic-2
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Projeto com paralelismo: a Mic-3 (3)
Microprograma para a Mic-2
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Projeto com paralelismo: a Mic-3 (4)
Microprograma para a Mic-2
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Arquitetura de três barramentos
Caminho de dados de três
barramentos usado na Mic-3.
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Implementação de SWAP (1)
Código da Mic-2 para SWAP.
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Implementação de SWAP (2)
Implementação de SWAP na Mic-3.
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Paralelismo
	Ilustração gráfica do funcionamento de paralelismo (pipeline).
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Paralelismo de sete estágios: a Mic-4 (1)
Principais componentes da Mic-4.
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Paralelismo da Mic-4.
Paralelismo de sete estágios: a Mic-4 (2)
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Memória Cache
Sistema com três níveis de cache.
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Caches de mapeamento direto
(a) Cache de mapeamento direto. (b) Endereço virtual de 32 bits.
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Caches associativas de conjunto
Cache associativa de conjunto de 4 vias.
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Predição de desvio
(a) Fragmento de programa. 
(b) Sua tradução para uma linguagem de montagem genérica.
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Previsão dinâmica de desvio (1)
(a) Histórico de desvio de 1 bit. (b) Histórico de desvio de 2 bits. 
(c) Mapeamento entre endereço de instrução de desvio e endereço-alvo.
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Previsão dinâmica de desvio (2)
Máquina de estado finito de 2 bits para previsão de desvio.
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Execução fora de ordem
e renomeação de registradores (1)
CPU superescalar com emissão em ordem e conclusão em ordem.
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Execução fora de ordem
e renomeação de registradores (2)
CPU superescalar com emissão em ordem e conclusão em ordem.
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Operação de uma CPU superescalar com emissão de instrução fora de ordem e conclusão de instrução fora de ordem.
Execução fora de ordem
e renomeação de registradores (2)
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Execução especulativa
 Fragmento de um programa. 
 Gráfico de blocos básicos correspondente.
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Visão geral da microarquitetura NetBurst
Diagrama de blocos do Pentium 4.
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O paralelismo da NetBurst
Visão simplificada do caminho
de dados do Pentium 4.
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Visão geral da microarquitetura UltraSPARC III Cu 
Diagrama de blocos da UltraSPARC III Cu.
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Paralelismo na UltraSPARC III Cu
	Representação simplificada do paralelismo da UltraSPARC III Cu.
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Microarquitetura da CPU 8051
Microarquitetura do 8051.
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