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Professor Rodrigo Rech Definição Arquitetura Ciclos de Operação Set de Instruções Linguagem Assembly Análise e Simulação Professor Rodrigo Rech Professor Rodrigo Rech Barramento Interno Unidade de Controle Unidade Lógica e Aritmética (ULA) RegistradoresControle de Dados Barramento de Dados Controle de Endereços Barramento de Endereços Registrador de Instruções Professor Rodrigo Rech Von-Neumann HarvardProfessor Rodrigo Rech Buscar a instrução na memória Decodificar a Instrução Buscar Operandos Executar Apresentar o resultado Professor Rodrigo Rech Ciclo de Busca Ciclo de Execução Ciclo de Busca Ciclo de Execução Ciclo de Busca Ciclo de Execução Instrução 1 Instrução 2 Instrução 3 Ciclo de máquina Ciclo de máquina Ciclo de máquina T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 Professor Rodrigo Rech Ciclo de Busca Ciclo de Execução Ciclo de Busca Ciclo de Execução Ciclo de Busca Ciclo de Execução Instrução 1 Instrução 2 Instrução 3 Ciclo de máquina Ciclo de máquina Ciclo de máquina T1 T2 T3 T4 T5 T6 T7 T8 Professor Rodrigo Rech Professor Rodrigo Rech São os códigos binários que representam uma instrução para um processador; São palavras que representam um Opcode, facilitando a interpretação pelo programador. Instrução INC A DEC A ADD A,R0 Opcode 0x04 0x14 0x28 • * CISC (Complex Instruction Set Computer). • ** RISC (Reduced Instruction Set Computer). Professor Rodrigo Rech MULT 0, 3 LOAD A, 0 LOAD B, 3 MULT A, B STORE 0, A Professor Rodrigo Rech Professor Rodrigo Rech Professor Rodrigo Rech Display Program Counter Memory Address Register (MAR) Memory 16 x 8 Instruction Register Control Unit A Register (Accumulator) ALU B Register Output Register L_PC /ck MR EN_PC L_MAR ck RST EN_MEM 4 LSB L_IR ck MR EN_IR 4 MSB Control Word L_AR ck MR EN_AR L_BR ck MR EN_BR /ADD_SUB EN_ALU EN_MEM ck MR L_OUT /ck /RST 4 LSB 4 LSB 4 LSB 8-bit BUS Professor Rodrigo Rech Professor Rodrigo Rech Display Program Counter Memory Address Register (MAR) Memory 16 x 8 Instruction Register Control Unit A Register (Accumulator) ALU B Register Output Register L_PC /ck MR EN_PC L_MAR ck RST EN_MEM 4 LSB L_IR ck MR EN_IR 4 MSB Control Word L_AR ck MR EN_AR L_BR ck MR EN_BR /ADD_SUB EN_ALU EN_MEM ck MR L_OUT /ck /RST 4 LSB 4 LSB 4 LSB 8-bit BUS LDA 0000 0000 0000 = 1Fh 0001 1111 0000 = 1Fh . . 1111 = 3Ch 0001 1111 1111 = 3Ch 3Ch Professor Rodrigo Rech Display Program Counter Memory Address Register (MAR) Memory 16 x 8 Instruction Register Control Unit A Register (Accumulator) ALU B Register Output Register L_PC /ck MR EN_PC L_MAR ck RST EN_MEM 4 LSB L_IR ck MR EN_IR 4 MSB Control Word L_AR ck MR EN_AR L_BR ck MR EN_BR /ADD_SUB EN_ALU EN_MEM ck MR L_OUT /ck /RST 4 LSB 4 LSB 4 LSB 8-bit BUS ADD 0001 0001 0001 = 2Eh 0010 1110 0000 = 1Fh 0001 = 2Eh . 1110 = 01h 1111 = 3Ch 0010 1110 1110 = 01h 3Ch 01h 3Ch + 01h = 3Dh 3Dh Professor Rodrigo Rech Display Program Counter Memory Address Register (MAR) Memory 16 x 8 Instruction Register Control Unit A Register (Accumulator) ALU B Register Output Register L_PC /ck MR EN_PC L_MAR ck RST EN_MEM 4 LSB L_IR ck MR EN_IR 4 MSB Control Word L_AR ck MR EN_AR L_BR ck MR EN_BR /ADD_SUB EN_ALU EN_MEM ck MR L_OUT /ck /RST 4 LSB 4 LSB 4 LSB 8-bit BUS OUT 0010 0010 0010 = 70h 0111 0000 0000 = 1Fh 0001 = 2Eh 0010 = 70h . 1110 = 01h 1111 = 3Ch 0111 3Dh 01h 3Dh 3Dh Professor Rodrigo Rech Professor Rodrigo Rech Professor Rodrigo Rech Prof. Rodrigo Rech Ciclo Instrução Operação 1º Ciclo Todas Program Counter (EN_PC) -> Memory Address Register (L_MAR) 2º Ciclo Todas Memory (EN_MEM) -> Instruction Register (L_IR) Ativar Program Counter (L_PC) 3º Ciclo OUT Accumulator (EN_AR) -> Out Register (L_OUT) Desativar Program Counter (L_PC) Outra Instruction Register (EN_IR) -> Memory Address Register (L_MAR) Desativar Program Counter (L_PC) 4º Ciclo LDA Memory (EN_MEM) -> Accumulator (L_AR) ADD Memory (EN_MEM) -> B Register (L_BR) Habilita Soma na ALU ( 0 -> /ADD_SUB) SUB Memory (EN_MEM) -> B Register (L_BR) Habilita Subtração na ALU ( 1 -> /ADD_SUB) OUT - 5º Ciclo LDA - ADD ALU (EN_ALU) -> Accumulator (L_AR) SUB ALU (EN_ALU) -> Accumulator (L_AR) OUT - 6º Ciclo RESET -
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- Qual é a principal desvantagem dos barramentos paralelos em altas taxas de transmissão, que favorece o uso de barramentos seriais de alta velocidade (
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