AC Fabricio

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UNIVERSIDADE FEDERAL DO AMAZONAS
INSTITUTO DE CIÊNCIAS EXATAS E TECNOLOGIA
SISTEMAS DE INFORMAÇÃO
ARQUITETURA DE COMPUTADORES: ARQUITETURA E ORGANZAÇÃO DE COMPUTADORES
					
ITACOATIARA – AM
2016
FABRICIO LIMA DE ALENCAR
ARQUITETURA DE COMPUTADORES: ARQUITETURA E ORGANZAÇÃO DE COMPUTADORES
Trabalho de consulta sobre Arquitetura e Organização de Computadores, apresentado como requisito parcial da disciplina de Arquitetura de Computadores, ministrada pelo Profº Kleyson Lima.
	
ITACOATIARA – AM
2016
EXERCICIO DA PG. 146
5.1 Quais sao as principais propriedades da memória semicondutora?
R: Apresentam dois estados estáveis (ou semiestáveis), que podem ser usados para representar o binário 1 e 0; são capazes de ser escritas (pelo menos uma vez), para defi nir o estado; e são capazes de ser lidas, para verificar o estado.
5.2 Quais são os dois sentidos em que o termo memória de acesso aleatório é usado?
R: Tanto a leitura quanto a escrita são realizadas por meio de sinais elétricos.
5.3 Qual é a diferença entre DRAM e SRAM em termos de aplicação?
R: A SRAM, é usada para a memória cache, e DRAM é usada para a memória principal
5.4 Qual é a diferença entre DRAM e SRAM em termos das características como velocidade, tamanho e custo? 
R: Uma célula de memória dinâmica é mais simples e menor que uma célula de memória estática. Assim, a DRAM é mais densa (células menores = mais células por unidade de área) e mais barata que uma SRAM correspondente. Por outro lado, uma DRAM requer o suporte de um circuito de refresh. Para memórias maiores, o custo fixo do circuito de refresh é mais do que compensado pelo menor custo variável das células de DRAM. Assim, as DRAM tendem a ser favorecidas para requisições de grande memória. Outro ponto é que as SRAM geralmente são um pouco mais rápidas que as DRAM.
5.5 Explique por que um tipo de RAM é considerado como analógico e o outro digital.
R: A RAM considerado analógica pois, é feita com células que armazenam dados como carga em capacitores. A presença ou ausência de carga em um capacitor é interpretada como um binário 1 ou 0. Como os capacitores possuem uma tendência natural para descarga, as RAM dinâmicas exigem recarga periódica ("refresh" de memória) para manter o dado armazenado. A RAM é considerado digital quando os valores binários são armazenados por meio de configurações das portas lógicas de um flip-flop tradicional. Uma RAM estática manterá seus dados enquanto houver energia fornecida a ela.
5.6 Quais são algumas aplicações para a ROM?
R: Bibliotecas de funções de uso frequente; Programas do sistema; Tabelas de função.
5.7 Quais são as diferenças entre EPROM, EEPROM e memória flash?
R: A memória somente de leitura programável e apagável (EPROM) é lida e escrita eletricamente, assim como a PROM. Porém, antes de uma operação de escrita, todas as células de armazenamento precisam ser apagadas para retornar ao mesmo estado inicial, pela exposição do chip empacotado à radiação ultravioleta. A memória somente de leitura programável e apagável eletricamente, é uma memória principalmente de leitura que pode ser escrita a qualquer momento sem apagar o conteúdo anterior; somente o byte ou os bytes endereçados são atualizados. A operação de escrita leva muito mais tempo do que a operação de leitura, na ordem de muitas centenas de microssegundos por byte.A memória fl ash (que tem esse nome devido à velocidade com que pode ser reprogramada), é intermediária entre a EPROM e a EEPROM tanto no custo quanto na funcionalidade. Assim como a EEPROM, a memória flash usa uma tecnologia elétrica de apagamento. Uma memória flash inteira pode ser apagada em um ou alguns segundos, o que é muito mais rápido que a EPROM. Além disso, é possível apagar apenas blocos de memória, ao invés de um chip inteiro. Porém, a memória flash não oferece apagamento em nível de byte.
5.8 Explique a função de cada pino na Figura 5.4b.?
R: Uma confi guração de pinos típica de DRAM aparece na Figura 5.4b, para um chip de 16 Mbits organizado como 4 M × 4. Existem várias diferenças quando consideramos um chip de ROM. Como uma RAM pode ser atualizada, os pinos de dados são de entrada/saída. Os pinos WE e OE indicam se essa é uma operação de escrita ou leitura. Como a DRAM é acessada por linha e coluna, e o endereço é multiplexado, somente 11 pinos de endereço são necessários para especificar as 4 M combinações de linha/coluna (211 × 211 = 222 = 4 M). As funções dos pinos RAS e CAS já foram explicadas. Finalmente, o pino de nenhuma conexão (NC) é fornecido para que haja um número par de pinos.
5.9 O que é bit de paridade?
R: Bit de paridade é usado para detectar erros em transmissões geralmente de caracteres
 Para evitar erros na transmissão é adicionado um bit de paridade, um bit a mais que segue duas regras simples: Se o número de bits "1" da mensagem for ímpar adiciona-se um "1" no final da mensagem Se o número de bits "1" da mensagem for par é adicionado um "0" no final da mensagem Assim se existir um número ímpar de bits "1" na mensagem, e o bit de paridade for for "0" o computador saberá que ocorreu um erro na transmissão, pois se existir um número ímpar de bits "1", pela regra deveria ser enviado o bit de paridade "1".
5.10 Como é interpretada a palavra síndrome para o código de hamming?
R: A palavra síndrome do código de hamming é utilizada para descobrir se existe alguns erro de leitura de uma palavra armazenada na memória, lembrando que o código de hamming pode corrigir apenas um único erro, ou seja, apenas um único bit errado.
5.11 Como a SDRAM difere de uma DRAM comum?
R: Uma das formas mais utilizadas de DRAM é a DRAM síncrona. Diferente da DRAM tradicional, que é assíncrona, a SDRAM troca dados com o processador sincronizado com um sinal de clock externo e executando na velocidade plena do barramento do processador/memória, sem imposição de estados de espera.
Problemas
5.1 Sugira motivos pelos quais as RAM tem sido tradicionalmente organizadas como 1 bit por chip, enquanto as ROM normalmente são organizadas com multiplos bits por chip?
R: RAM, Primeiro quando a linha de endereço é selecionada, o transistor é ligado e a carga armazenada no capacitor é alimentada em uma linha de bit e em um amplificador. O amplificador compara a voltagem do capacitor com um valor de referência e determina se a célula contém um 1 lógico ou um 0 lógico. Segundo a leitura da célula descarrega o capacitor, que precisa ser restaurado para completar a operação. Embora a célula da memória DRAM seja usada para armazenar um único bit (0 ou 1), é basicamente um dispositivo analógico. O capacitor pode armazenar qualquer valor de carga dentro de um intervalo; um valor de padrão determina se a carga é interpretada como 1 ou 0.
ROM, primeiro essas escolhas também existem quando consideramos a organização das células de memória e a lógica funcional em um chip. Para memórias semicondutoras, uma das principais questões de projeto é o número de bits de dados que podem ser lidos/escritos de cada vez. Em um extremo está uma organização em que o arranjo físico das células no array é o mesmo que o arranjo lógico (percebido pelo processador) de palavras na memória. O array é organizado em W palavras de B bits cada. Segundo, Logicamente, o array de memória é organizado como quatro arrays separados a cada 2 048 elementos. Diversos arranjos físicos são possíveis. De qualquer forma, os elementos do array são conectados por fileiras horizontais (linha) e verticais (colunas) para uma memória de 16Mbits.
5.2 Considere uma RAM dinâmica que precisa ter um ciclo de refresh de 64 vezes por ns. Cada operação de refresh exige 150 ns; um ciclo de memória exige 250 ns. Que percentagem do tempo de operação total da memória precisa ser dado aos circuitos de refresh?
R: 
5.3 A Figura 5.16 mostra um diagrama de temporização simplificado para uma operação de leitura de DRAM por um barramento. O tempo de acesso e considerado de t1 a t2. Então, existeum tempo de recarga, durando de t2 a t3, durante o qual os chips de DRAM terão que ser recarregados antes que o processador possa acessa-los novamente.
a. Assuma que o tempo de acesso e de 60 ns e o tempo de recarga e 40 ns. Qual e o tempo de ciclo da memória? Qual e o valor máximo de dados que essa DRAM pode sustentar, assumindo que temos 1 bit de saída?
R: 
b. Construindo um sistema com 32 bits de memória usando esses chips, qual será o valor de transferência de dados?
R:
5.4 A Figura 5.6 indica como construir um modulo de chips que pode armazenar 1 M Byte com base em um grupo de quatro chips de 256 K bytes.
Digamos que esse modulo de chips seja encapsulado como um único chip de 1 M Byte, onde o tamanho da palavra e de 1 byte. De um diagrama de chip de alto nível de como construir uma memória de computador de 8 M Bytes usando oito chips de 1 M Byte. Não se esqueça de mostrar as linhas de endereços no seu diagrama e mostrar para que são usadas as linhas de endereço.
R: 
5.5 Em um sistema típico baseado no Intel 8086, conectado via barramento do sistema a memória DRAM, para uma operação de leitura, RAS e ativado pela transição final do sinal Address Enable (Figura 3.19). Porém, devido a propagação e outros atrasos, RAS não e ativo até 50 ns após Address Enable retornar para o estado baixo. Suponha que esse último ocorra no meio da segunda metade do estado T1 (um pouco antes do que na Figura 3.19). Os dados são lidos pelo processador ao final de T3. Contudo, para que o processador possa receber os dados corretamente, esses dados devem ser fornecidos 60 ns antes pela memória. Esse intervalo leva em conta os atrasos de propagação ao longo dos caminhos de dados (da memória ao processador) e os requisitos de hold time dos dados para o processador. Considere uma frequência de clock de 10 Mhz.
a. Que velocidade (tempo de acesso) as DRAM devem ter se nenhum estado de espera tiver que ser inserido?
R: 
b. Quantos estados de espera temos que inserir por operação de leitura da memória se o tempo de acesso das DRAM for 150 ns?
R:
5.6 A memória de um microcomputador em particular e montada a partir de DRAM 64 K × 1. De acordo com o manual da memória, o array de células da DRAM e organizado em 256 linhas. Cada linha precisa ter o refresh pelo menos uma vez a cada 4 ms. Suponha que se faça refresh a memória em uma base estritamente periódica.
a. Qual e o período entre as solicitações de refresh sucessivas?
R: 
b. Por quanto tempo precisamos de um contador de endereço de refresh?
R: 
5.7 A Figura 5.17 mostra uma das primeiras SRAM, o chip Signetics 7489 de 16 × 4, que armazena 16 palavras de 4 bits.
a. Liste o modo de operação do chip para cada pulso de entrada CS mostrado na Figura 5.17c.
R:
b. Liste o conteúdo de memória dos locais de palavra de 0 a 6 após o pulso n.
R: 
c. Qual e o estado dos terminais de dados de saída para os pulsos de entrada de h até m?
R:
5.8 Projete uma memória de 16 bits com capacidade total de 8 192 bits usando chips de SRAM de tamanho 64 × 1 bit. De a configuração de array dos chips na placa de memória mostrando todos os sinais de entrada e saída exigidos para atribuir essa memória ao espaço de endereço mais baixo. O projeto deve permitir acessos de byte e palavra de 16 bits.
R: 
5.9 Uma unidade de medida comum para taxas de falha de componentes eletrônicos e a unidade de falha (FIT, do ingles Failure unIT), expressa como a taxa de falhas por bilhão de horas do dispositivo. Outra medida bem conhecida, porem pouco usada, e o tempo médio entre falhas (MTBF, do ingles Mean Time Between Failures), que e o tempo médio de operação de determinado componente até que ele falhe. Considere uma memória de 1 MB de um microprocessador de 16 bits com 256 K × 1 DRAM. Calcule seu MTBF supondo que 2 000 FIT para cada DRAM.
R: 
5.10 Para o código de hamming mostrado na Figura 5.10, mostre o que acontece quando um bit de verificação, ao invés de um bit de dados, tem um erro.
R:
5.11 Suponha que uma palavra de dados de 8 bits armazenada na memória seja 11000010. Usando o algoritmo de hamming, determine quais bits de verificação seriam armazenados na memória com a palavra de dados. Mostre como você chegou a sua resposta.
R:
5.12 Para uma palavra de 8 bits 00111001, os bits de verificação armazenados com ela seriam 0111. Suponha, quando a palavra for lida da memória, que os bits de verificação são calculados como 1101. Qual palavra de dados foi lida da memória?
R: 
5.13 Quantos bits de verificação são necessários se o código de correção de erro de hamming for usado para detectar erros de único bit em uma palavra de dados de 1 024 bits?
R:
5.14 Desenvolva um código SEC para uma palavra de dados de 16 bits. Gere o código para a palavra de dados 0101000000111001. Mostre que o código identificara corretamente um erro no bit de dados 5.
R: