Apol 01

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Apol 01 – Nota 100 – Lógica Programável
Questão 1/10 - Lógica Programável
O FPGA modelo EP2C5T144C8N é da família Cyclone II da Altera. Seu kit de desenvolvimento permite a prototipagem e teste de projetos.
A sua programação se dá por meio da porta USB do computador, sendo que no kit a conexão utilizada é chamada de:
	
	A
	USB-B
	
	B
	ASP
	
	C
	RS232
	
	D
	SPI
	
	E
	JTAG
Características da placa 
 Chip FPGA Cyclone II. 
 Entrada de energia de 5VDC. 
 Conector de programação JTAG. 
 Oscilador de clock de 50mhz. 
 Memória EEPROM de 4M bits. 
 3 leds indicadores configuráveis. 
 1 LED indicador de energia. 
 1 chave de reset. 
 4 conectores de 2x14 pinos 
Questão 2/10 - Lógica Programável
A ferramenta de Software Altera Quartus II é utilizada para o desenvolvimento de projetos de lógica programável.
Um dos processos de compilação que já permite simular o projeto é chamado Analysis & Synthesis, também chamado compilação parcial, que compreende as seguintes etapas:
	
	A
	Otimização lógica e montagem
	
	B
	Posicionamento e roteamento
	
	C
	Otimização lógica e mapeamento da tecnologia
	
	D
	Análise de temporização e otimização lógica
	
	E
	Roteamento e montagem
Compilação parcial: Processing → Start → Star analysis & synthesis
Etapas da compilação parcial: 
 Otimização lógica: minimização das equações booleanas. 
 Mapeamento da tecnologia: conversão das expressões lógicas em células do dispositivo alvo. 
 Detecção de possíveis erros. 
A síntese, na prática, permite a redução de área a ser ocupada no circuito integrado.
Questão 3/10 - Lógica Programável
Os registradores em VHDL são implementados em região de código sequencial dentro de uma estrutura PROCESS.
No caso de um registrador sensível a borda, caso dos flip-flops, o código VHDL que identifica uma borda de descida na entrada de clock é:
	
	A
	IF (ck’EVENT AND ck = ‘1’)
	
	B
	IF (ck’EVENT AND ck = ‘0’)
	
	C
	IF (NOT ck’STABLE AND ck = ‘1’)
	
	D
	IF (ck = ‘0’)
	
	E
	IF (ck’STABLE AND ck = ‘0’)
O código “ck'EVENT AND ck = ‘1’ identifica uma borda de subida.
Questão 4/10 - Lógica Programável
A linguagem HDL permite descrever circuitos digitais.
A linguagem de descrição de hardware difere das linguagens de programação de software, pois inclui um meio de descrever:
	
	A
	a tensão de nível alto e a corrente de entrada
	
	B
	o tempo de propagação e a capacidade de corrente
	
	C
	o tempo de propagação e a intensidade de sinais
	
	D
	a tensão de alimentação e a intensidade de sinais
	
	E
	a capacitância das portas e a intensidade de sinais
A linguagem de descrição de hardware difere das linguagens de programação de software porque inclui um meio de descrever o tempo de propagação e a intensidade de sinais.
Questão 5/10 - Lógica Programável
Nas regiões de código sequencial em VHDL a ordem das linhas é importante para o resultado da funcionalidade implementada.
Os comandos sequenciais ficam em 3 regiões de código específicas, que são:
	
	A
	PROCESS, FUNCTION, COMPONENT
	
	B
	PROCESS, PACKAGE, PROCEDURE
	
	C
	PROCESS, FUNCTION, PROCEDURE
	
	D
	FUNCTION, PROCEDURE, BLOCK
	
	E
	FUNCTION, PROCESS, MAP
Os comandos sequenciais ficam em regiões específicas de código, como processos ou subprogramas, como por exemplo: 
 PROCESS; 
 FUNCTION; 
 PROCEDURE. 
Questão 6/10 - Lógica Programável
Todas as classes de objetos em VHDL devem ser declaradas segundo um tipo definido.
Os 2 tipos do padrão IEEE 1164, que podem assumir 9 valores, são:
	
	A
	BIT e BIT_VECTOR
	
	B
	STRING e BIT_VECTOR
	
	C
	STD_LOGIC e BIT_VECTOR
	
	D
	STD_LOGIC e STD_LOGIC_VECTOR
	
	E
	BIT e STD_LOGIC_VECTOR
Tipos do padrão IEEE 1164 
Podem assumir nove valores: ‘U’, ‘X’, ‘0’, ‘1’, ‘Z’, ‘W’, ‘L’, ‘H’, ‘–’. São eles:
 STD_LOGIC. 
 STD_LOGIC_VECTOR. 
Questão 7/10 - Lógica Programável
Para iniciar um código em VHDL, primeiramente especificam-se as bibliotecas e pacotes, se necessário, e em seguida define-se a entidade de projeto.
Com a palavra-chave da linguagem PORT definem-se as portas, cujos 4 modos possíveis são:
	
	A
	IN, OUT, INOUT, USER
	
	B
	IN, OUT, BUFFER, RTL
	
	C
	IN, OUT, INOUT, BUFFER
	
	D
	INOUT, OUT, BUFFER, WORK
	
	E
	IN, INOUT, OUT, STD
Observações: 
 após "entidade" vem o nome que a identifica, seguido por IS; 
 GENERIC permite declarar constantes; 
 PORT define o modo e o tipo das portas de entrada e saída; 
 END seguida do nome da entidade encerra a construção. 
O modos das portas são os seguintes: 
 IN: apenas entrada; 
 OUT: apenas saída; 
 INOUT: entrada e saída; 
 BUFFER: permite uma conexão interna à entidade. 
Questão 8/10 - Lógica Programável
A máquina de estados é um circuito sequencial que transita em uma sequência finita de estados.
Dadas as seguintes sentenças sobre máquinas de estados em VHDL:
I – A transição de estados é comandada por uma entrada de clock. (V)
II – Na máquina de Mealy o valor da saída depende exclusivamente do estado atual. (F)
III – Na máquina de Moore o valor de saída é indicado no arco (seta). (F)
IV – A implementação se dá em uma estrutura sequencial PROCESS. (V)
V – Os sinais de inicialização assíncrona devem estar na lista de sensibilidade do PROCESS. (V)
Marque a alternativa que contém apenas as sentenças corretas.
	
	A
	I, II e III, somente.
	
	B
	I, II e IV, somente.
	
	C
	II, III e V, somente.
	
	D
	I, III e V, somente.
	
	E
	I, IV e V, somente.
MÁQUINAS DE ESTADOS EM VHDL - A transição entre estados é comandada por um sinal de controle (clock).
A transição entre estados é comandada por um sinal de controle (clock). 
O estado atual é definido por um elemento de memória; o estado futuro é determinado com base no estado atual e na condição das entradas.
Máquina de Mealy - O valor da saída depende exclusivamente do estado atual e das condições das entradas.
No diagrama de estados, o valor da saída é incluído no arco.
A seguir, veja um exemplo de operação com mudança de estado na borda de subida do sinal de controle (clock).
Máquina de Moore - O valor da saída depende exclusivamente do estado atual.
No diagrama de estados, o valor da saída é indicado no nó. 
A seguir, veja um exemplo de operação com mudança de estado na borda de subida do sinal de controle (clock).
O código VHDL, sendo um circuito sequencial, necessita do recurso PROCESS. 
Os estados não são necessariamente valores, então podem ser definidos como tipos enumerados com TYPE. 
Os sinais de inicialização assíncrona devem estar na lista de sensibilidade do PROCESS.
Questão 9/10 - Lógica Programável
O código VHDL que descreve a operação de um circuito é, a princípio, executado de forma concorrente. Isto significa que em uma região de código concorrente a ordem das linhas não deve interferir no resultado.
Existem 3 comandos do VHDL específicos para regiões de código concorrente, são eles:
	
	A
	WHEN, GENERATE, CASE
	
	B
	WHEN, GENERATE, BLOCK
	
	C
	WAIT, GENERATE, BLOCK
	
	D
	WHEN, GENERATE, LOOP
	
	E
	WHEN, CASE, BLOCK
Os circuitos combinacionais não possuem memória, e suas saídas dependem apenas do estado corrente das entradas. Portanto, só podem ser descritos com código concorrente. 
Em circuitos sequenciais, a saída depende de uma entrada anterior, pois há uma realimentação da saída para a sua entrada. Portanto, só podem ser descritos com código sequencial. 
Os comandos concorrentes são: WHEN, GENERATE e BLOCK.
Questão 10/10 - Lógica Programável
Um componente em VHDL é uma entidade de projeto empregada na arquitetura de outra entidade.
Primeiramente o componente deve ser declarado, podendo ser no corpo da arquitetura antes da palavra reservada BEGIN. Para chamar o componente na região operacional da arquitetura (após a palavra reservada BEGIN), o comando que estabelece a conexão entre as portas da entidade de projeto com as portas da entidade do componente é:
	
	A
	COMPONENT
	
	B
	PORT
	
	C
	PORT MAP
	
	D
	FUNCTION
	
	E
	SIGNAL
A declaração pode ser inserida no corpo da arquitetura ou em pacotes. Para instanciar/chamar um componente é necessário: 
 atribuir-lhe um rótulo (label) seguido do nomedo componente; 
 definir as conexões entre os sinais do componente e os sinais da entidade que instanciou o componente com a palavra reservada PORT MAP.