Vamos analisar cada uma das sentenças sobre máquinas de estados em VHDL: I – A transição de estados é comandada por uma entrada de clock. Verdadeiro. As máquinas de estados geralmente utilizam um sinal de clock para controlar as transições entre os estados. II – Na máquina de Mealy o valor da saída depende exclusivamente do estado atual. Falso. Na máquina de Mealy, a saída depende tanto do estado atual quanto das entradas. III – Na máquina de Moore o valor de saída é indicado no arco (seta). Falso. Na máquina de Moore, o valor da saída é associado ao estado atual, não ao arco. O valor da saída é indicado no estado. IV – A implementação se dá em uma estrutura sequencial PROCESS. Verdadeiro. Em VHDL, as máquinas de estados são geralmente implementadas dentro de um bloco PROCESS. V – Os sinais de inicialização assíncrona devem estar na lista de sensibilidade do PROCESS. Falso. Sinais de inicialização assíncrona não precisam estar na lista de sensibilidade, pois eles podem causar uma mudança de estado independentemente do clock. Agora, vamos compilar as sentenças corretas: - I e IV são verdadeiras. - II, III e V são falsas. Portanto, a alternativa que contém apenas as sentenças corretas é: E I, IV e V, somente.