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qual o significado do termo disparado por borda sistemas digitais


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Há mais de um mês

Uma versão simplificada do circuito interno de um FF J-K disparado por borda é mostrada na figura abaixo. Esse circuito contém as mesmas três seções do FF S-R disparado por borda. Na verdade, a única diferença entre os dois circuitos é que as saídas Q e  são realimentadas para o circuito direcionador de pulsos formados pelas portas NAND 1 e 2. Essa conexão de realimentação é que confere ao FF J-K a operação de comutação para a condição em que J=K=1.

Para que a operação de comutação funcione conforme descrito, o pulso CLK* tem de ser muito estreito. Ele tem de retornar para o nível 0 antes que as saídas Q e  comutem para os seus novos valores; caso contrário, os novos valores de Q e  farão com que CLK* comute a saída do latch novamente.

Em muitos circuitos digitais, a saída de um FF é conectada diretamente ou por meio de portas lógicas, à entrada de outro FF, e ambos são disparados pelo mesmo sinal de clock. Isto representa um problema potencial de temporização. Uma situação típica é ilustrada na figura, na qual a saída de Q1 está conectada à entrada J2 de Q2 e os FFs são disparados pelo mesmo sinal de clock.

O problema potencial de temporização é esse: como Q1 muda de estado na borda de descida do pulso de clock, a entrada J2 de Q2 estará mudando de estado quando receber a mesma borda de descida do pulso de clock. Isso pode conduzir a uma resposta imprevisível de Q2.

Uma versão simplificada do circuito interno de um FF J-K disparado por borda é mostrada na figura abaixo. Esse circuito contém as mesmas três seções do FF S-R disparado por borda. Na verdade, a única diferença entre os dois circuitos é que as saídas Q e  são realimentadas para o circuito direcionador de pulsos formados pelas portas NAND 1 e 2. Essa conexão de realimentação é que confere ao FF J-K a operação de comutação para a condição em que J=K=1.

Para que a operação de comutação funcione conforme descrito, o pulso CLK* tem de ser muito estreito. Ele tem de retornar para o nível 0 antes que as saídas Q e  comutem para os seus novos valores; caso contrário, os novos valores de Q e  farão com que CLK* comute a saída do latch novamente.

Em muitos circuitos digitais, a saída de um FF é conectada diretamente ou por meio de portas lógicas, à entrada de outro FF, e ambos são disparados pelo mesmo sinal de clock. Isto representa um problema potencial de temporização. Uma situação típica é ilustrada na figura, na qual a saída de Q1 está conectada à entrada J2 de Q2 e os FFs são disparados pelo mesmo sinal de clock.

O problema potencial de temporização é esse: como Q1 muda de estado na borda de descida do pulso de clock, a entrada J2 de Q2 estará mudando de estado quando receber a mesma borda de descida do pulso de clock. Isso pode conduzir a uma resposta imprevisível de Q2.

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