EA-772-AULA-17-Circuitos-sequenciais--Flip-flops---2018

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UNIVERSIDADE ESTADUAL DE CAMPINAS 
FACULDADE DE ENGENHARIA ELÉTRICA E DE COMPUTAÇÃO 
EA – 772 CIRCUITOS LÓGICOS 
2S-2018 – TURMA A 
 
 
 
Aula 17 
Circuitos sequenciais: Flip-Flops 
 
 
 
 
 
 
 
 
 
PROF. JOSÉ W M BASSANI 
 
 
MAIO DE 2018 
EA-772 Circuitos Lógicos – Aula 17 
2S-2018, Professor: Bassani, JWM 
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Aula 17. Circuitos sequenciais: Flip-flops 
Flip-Flop RS com controle 
 
S
R
Detector de 
bordaclock
Detector de borda Direcionador de
pulsos
Latch NAND
 
S R Clock Q 
0 0 ↑ Não muda 
0 1 ↑ 0 
1 0 ↑ 1 
1 1 ↑ Proibido 
 
S
R
CLK
Q
 
 
 
 
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Detector de borda 
C
C*
C’
C
C’
C*
Sensível à 
borda de
subida
C
C*
C’
C
C’
C*
Sensível à 
borda de
descida
 
 
Simbologia 
S
R
Q
Q’
 
S R CLK Q 
0 0 ↓ Q=Q0 (Não muda) 
0 1 ↓ 0 
1 0 ↓ 1 
1 1 ↓ Proibido 
 
S
R
Q
Q’
 
S R CLK Q 
0 0 ↑ Q=Q0 (Não muda) 
0 1 ↑ 0 
1 0 ↑ 1 
1 1 ↑ Proibido 
Sensível à borda de descida 
Sensível à borda de subida 
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2S-2018, Professor: Bassani, JWM 
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Flip-Flop D 
 
 CLK= 0 CLK= 1 
D Q Q’ Q Q’ 
0 anterior 0 1 
1 anterior 1 0 
 
 
 
RESUMO 
CLK= ENABLE. Não é sensível à borda. Enquanto ENABLE= 1, Q é a cópia do Dado. Se ENABLE= 
0, Q não de altera para qualquer Q. Também é chamado de latch transparente. 
Pode também ser sensível à borda. 
 
 
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Aplicação 
 
Simbologia 
D Q
Q’
D Q
Q’
EN
EN=ENABLE
Sensível à borda de subida Sensível à nível 
Flip-Flop JK 
J
↑CLK
Q
Q’
K
JQ’
KQ
 
 
 
 
 
J K Qf 
0 0 Qa 
0 1 0 
1 0 1 
1 1 
a
Q 
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Entradas assíncronas 
São entradas não sinalizadas pelo clock geral. São também chamadas de entradas de 
sobreposição. Qualquer que seja a saída Q, as entradas PRESET e CLEAR levam Q para o 
estado indicado na tabela. 
J Q
Q’K
PRESET
CLEAR 
 
Flip-Flop JK Master-Slave 
Q
Q’
A
B
CLK
J
K
 
 
 
O JK tem problemas. Quando CLK= 1, se J e K se alteram, a saída também irá se alterar. Para 
resolver este problema, foi desenvolvido o flip-flop acima (JK mestre-escravo, ou master-
slave). Neste caso, quando CLK= 0, J e K podem variar que a saída não se altera, dado que S e R 
(A e B) não se alteram. Quando o clock for para o valor 1, o escravo copia o mestre. 
Simbologia 
FF
Controle
FFEntrada
M S
 
PRESET CLEAR Q 
0 0 Não muda 
0 1 Q= 1 
1 0 Q= 0 
1 1 Q responde a J, K e CLK 
Master Slave 
A saída só muda depois que a entrada ficar 
insensível. 
Controle= 1 → Master muda em função da 
entrada. 
Quando CLK= 0, o slave copia o master. 
(Lento!) 
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Bibliografia 
-Bassani JWM. 
 Notas de aula – Circuitos Lógicos. 
-Veja a lista de referencias indicadas na primeira aula 
 
(Veja no site indicado para a disciplina o material didático e bibliografia indicada)