capitulo-2---mosfet-loe-2021

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Universidade Estadual Paulista – UNESP
Faculdade de Engenharia de Ilha Solteira - FEIS
Departamento de Engenharia Elétrica - DEE
Transistor de Efeito de Campo - FET
Ilha Solteira - 2021
MOSFET do tipo Enhancement
ou Intensificação/Enriquecimento
Principais tipos de encapsulamentos de MOSFETs:
♣
MOSFET do tipo Enhancement ou Intensificação/Enriquecimento
♣
Transistor MOSFET do tipo Enriquecimento (ou Intensificação)
Estrutura física: canal n (NMOS)
Source=Fonte
Gate=Porta
Drain=Dreno
Body=Corpo
♣
Transistor MOSFET do tipo Enriquecimento (ou Intensificação)
Estrutura física: canal n (NMOS)
♣
Transistor MOSFET do tipo Enriquecimento (Enhancement)
FET – Field-Effect Transistor
MOS – Metal Oxide Semicondutor
O mecanismo de controle é baseado no campo elétrico estabelecido
pela tensão aplicada ao terminal de controle (vGS).
Unipolar: a condução de corrente (iD) envolve um só tipo de porta-
dor - elétron ou lacuna.
(lembrar que o fluxo de elétrons acontece no sentido inverso ou seja, de S para D)
Na ausência de vGS, ie vGS=0, sem canal: diodos em oposição.
S D
A condução NMOS deve acontecer da fonte para o dreno, 
sob o controle do terminal de porta.
Sem tensão de porta, existe uma elevada resistência entre o 
dreno e a fonte, da ordem de 1012 Ω (mesmo com vDS aplicado).
♣
•
G
Valores típicos
L = comprimento do canal: 1 a 10 μm
W = largura do canal: 2 a 500 μm
iG = corrente de porta ~ 10-15 A (essencialmente nula)
♣
Parâmetro de transcondutância: K’n = μn Cox , μA/V2
Capacitância/área do óxido: Cox = εox/tox, F/m2
oxide capacitance, Cox
♣
♣
Parâmetro de transcondutância: K’n = μn C0x , mA/V2
Capacitância/área do óxido: Cox = εox/tox, F/m2
Valores típicos
μn = mobilidade de elétrons: 580 cm2/Vs
tox = espessura do óxido: 0,02 a 0,1 μm 
εox = permissividade do óxido: 3,5 × 10-13 F/m
Cox = capacitância/unidade de área do óxido: 0,35 a 1,75 femto F/m2
Vt = tensão de limiar (threshold): 1 a 3 V (não confundir com VT ~ 25mV, no TBJ)
K’n = parâmetro de transcondutância: 20 a 100 μA/V2.
femto = f = 10-15
•
•
♣
Simbologia:
D = dreno (drain)
S = fonte (source)
G = porta (gate)
B = corpo (body) 
Símbolo geral. Símbolo simplificado (B e S conectados). 
•
•
•
•
•
•
•
Múltiplos símbolos: Sedra & Smith
Múltiplos símbolos: Malvino & Bates
♣
D
S
G
(a) Símbolo circuital para o MOSFET tipo enriquecimento em canal-n. (b) Símbolo circuital 
modificado, com uma seta no terminal de source para distinguí-lo do drain e para indicar a 
polaridade do dispositivo (i.e. canal n). (c) Símbolo circuital simplicado a ser usado quando o 
source está conectado ao body ou quando o efeito do body sobre a operação do dispositivo
não é importante.
diododiodo
Dados no NMOS: Vt=1 V, tensão de limiar
= 0,5 mA/V2
♣
Circuito de entrada 
ou de controle
Circuito de saída 
ou de carga
Característica iD – vDS (canal n)
iG=0 , iD = iS
Nomenclatura:
vGS-Vt = tensão em excesso.
•
•
•
•
V2
V1
•
4.0
3.0
2.0
1.0
Vt+4.0
Vt+1.0
Vt+3.0
Vt+2.0
42 6 8
Condição para estrangulamento
do canal induzido
NMOS:
Vt=1V
=0.5 mA/V2
NMOS:
Vt=1V
=0.5 mA/V2
♣
Vt = tensão de limiar ou threshold
C
♣
BJT – Transistor Bipolar de Junção × FET-Transistor de Efeito de Campo
Passos iguais de iB geram passos Passos iguais de vGS não geram
iguais de iC. passos iguais de iD.
O FET exibe uma grande não linearidade entre iD e vGS (parabólica!)
•
•
•
•
•
•
•
•
•
•
•
••
ATENÇÃO:
C
Recordação: regiões de corte, saturação e ativa no TBJ (com efeito Early)
≈0.2V
IB > 0
VCE pequeno < 0.2V
IB > 0, VBE > 0.5V
VCE grande > 0.2V
IB ≤ 0, VBE < 0.5V
NMOS:
Vt=1V
=0.5 mA/V2
NMOS:
Vt=1V
=0.5 mA/V2
♣
Região de corte: vGS ≤ Vt (não há canal induzido)
iD = 0
NMOS:
Vt=1V
=0.5 mA/V2
NMOS:
Vt=1V
=0.5 mA/V2
♣
Região de triodo: vGS > Vt (há canal induzido)
vDS < vGS-Vt (não há estrangulamento)
NMOS:
Vt=1V
=0.5 mA/V2
NMOS:
Vt=1V
=0.5 mA/V2
♣Triodo: vDS < tensão em excesso (vGS-Vt)
onde: K’n = constante de transcondutância, μA/V2
L = comprimento do canal, μm
W = largura do canal, μm.
♣
zoom
NMOS:
Vt=1V
=0.5 mA/V2
NMOS:
Vt=1V
=0.5 mA/V2
Para vDS pequeno (vDS << vGS-Vt) (vDS)2 ≈ 0
relação linear entre iD e vDS (para vGS constante)
O MOSFET se comporta como
uma pequena resistência
♣
NMOS:
Vt=1V
=0.5 mA/V2
NMOS:
Vt=1V
=0.5 mA/V2
Para vDS pequeno (vDS << vGS-Vt) (vDS)2 ≈ 0
relação linear entre iD e vDS (para vGS constante)
zoom
Resistência dreno-fonte:
♣
rD = inclinação
NMOS:
Vt=1V
=0.5 mA/V2
NMOS:
Vt=1V
=0.5 mA/V2
resistência dreno-fonte
NMOS:
Vt=1V
=0.5 mA/V2
NMOS:
Vt=1V
=0.5 mA/V2
♣
Região de saturação: vGS > Vt (há canal)
vDS > vGS-Vt (estrangulamento)
iD é constante, independentemente de vDS, para um dado vGS.
NMOS:
Vt=1V
=0.5 mA/V2
NMOS:
Vt=1V
=0.5 mA/V2
♣
iD é constante, independentemente de vDS, para um dado vGS.
dependência parabólica com a tensão em excesso
0.5/2=1/4
NMOS:
Vt=1V
=0.5 mA/V2
NMOS:
Vt=1V
=0.5 mA/V2
triodo
0,5
Parábola: (limiar entre saturação e triodo)vDS = vGS – Vt
iD = K’n W [ vDS vDS – 1 vDS2 ]
L 2
= 1 K’n W vDS2 =
2 L
vDS2
4
Sumary:
•
•
NMOS:
Vt=1V
=0.5 mA/V2
NMOS:
Vt=1V
=0.5 mA/V2
1.00
0.75
0.50
0.25
•
com efeito Early
•
•
•
♣
corte saturação
Característica (iD × vGS) na saturação: curva de transcondutância
triodo
saturação
corte
Curvas aproximadas por partes*:
=Vt
=Vt
sem efeito Early
•
Pode-se aumentar
VGS mas ID não 
aumenta
Para VDS
pequeno
Para VDS
grande
Aumenta-se VGS , 
ID aumenta e
VDS diminui.
•
• •
•
♣
__________________________________________
* Livro do Malvino
Reta de carga
SATURATION (ACTIVE)
MOSFET do tipo Enhancement
em Circuitos DC
ADENDO:
♣
Transistor NMOS na região de saturação (região linear)
vDS = vGS + vDG
vGS > Vt > 0, canal induzido
vDS > vGS – Vt, tensão em excesso
vDS = vGS + vDG = vGS – vGD > vGS-Vt vGD < Vt
vGS > Vt > 0
vGD < Vt
v
vDS
vGS
vDG
Condição equivalente para operação na região de saturação
♣
Exemplo:
Polarização por realimentação de dreno
Conforme já vimos, o FET NMOS está na
região de saturação se
vGS ≥ Vt e vGD < Vt
Na configuração ao lado, vGD = 0 e, portanto, 
vGD < Vt sempre. 
Assim, o FET nesta configuração opera 
sempre na saturação.
• +VDD
R
D
S
G
•
#####
(continua...)
12
4
6
5
5
ID
IS
VG
VGS
+
_ VS
VD
♣
Polarização por divisor de tensão:
R2
R1+R2
6 
6+4
Exemplo:
Dados: Vt = 1V
W = 250 μm, L = 10 μm 
K’n = 40 μA/V2
Calcular ID e VGS.
Solução: como IG = 0 VG = VDD = 12 = 7,2V 
VS = 5k IS = 5k ID
VGS = VG – VS = 7,2 – 5kID
(continua...)
♣
1,5975 mA
0,9625 mA
Supor que o NMOS opera na saturação:
ID= 1 40μ 250μ (VGS - Vt)2 = 0,5m (VGS - Vt)2
2 10μ 
ID = 0,5m (VGS - Vt)2, VGS = 7,2-5k ID
ID = 0,5m (7,2 – 5k ID -1)2 25k2 ID2 – 64k ID + 38,44 = 0
ID
Se ID = 1,5975 mA VS= 5k IS = 5k 1,5975m = 7,9875 V
#####
♣
VGS = VG – VS = 7,2 – 7,9875 = - 0,7875 V
VGS < 0 , não induz o canal
Se ID=0,9625mA VS = 5k 0,9625m = 4,8125 V
VGS = VG – VS = 7,2 – 4,8125 = 2,3875 V
Verificação: VD = VDD – RDID = 12-5k 0,9625m = 7,1875 V
VGD = VG – VD = 7,2 – 7,1875 = 0,0125 V
VGD < Vt =1V saturação, OK!
Resposta: VGS = 2,3875 V e ID = 0,9625 mA
Resumo: 
Corte: vGS < Vt (sem canal)
Triodo: vGS ≥ Vt (canal induzido)
vGD > Vt , ou
vDS < vGS – Vt
Saturação: vGS ≥ Vt (canal induzido)
vGD > Vt (estrangulamento) , ou
vDS ≥ vGS – Vt
Ordem de grandeza: 1V ≤ Vt ≤ 3V .
v
vDS
vGS
vGD
o
o
o
iD
iD
D
S
G
MOSFET do tipo Enhancement:
Circuitos Amplificadores
Tensão 
de saída 
amplificada
Recordação: amplificação com o TBJ
♣
etapa de conversão 
corrente-tensão
•
•
+−
Amplificador 
elementar:
Proporcionalidade
entre (vds, id ) e vgs
♣
Atenção: saída em contra-fase
Amplificador com NMOS: Análise gráfica
Não é necessária a etapa de 
conversão corrente-tensão na 
entrada:
= vI
VGS=
= vgs
ID
VDS
≈1100 mV de pico
≈75 mV de pico
=VDS+vds
ID+id=
=v0=VD+vd
•
•
V G
S=
= 
v g
s
I D
V D
S
Ceifamento da saída: efeito da inversão de fase em v0(t)=vds(t)
corte ou triodo???
corte ou triodo???
•
•
+
−
Amplificador 
elementar:
Aumentando a amplitude do
sinal de entrada:
= vI
VGS=
= vgs
ID
VDS
=VDS+vds
ID+id=
=v0=VD+vd
•
•
+
−
Amplificador 
elementar:
Ceifamento da saída
= vI
=VDS+vds
ID+id=
•
•
VGS=
= vgs
ID
VDS
triodo corte
=v0=VD+vd
•
•
•
•
V G
S=
= 
v g
s
I D
V D
S
triodo
corte
Ceifamento da saída
•
•
D
G
S •
♣
Hipótese: o FET opera na região de saturação
O FET como amplificador NMOS (Tipo enhancement)
ID termo proporcional distorção não linear:
(DC) ao sinal vgs (vgs2)
Tensão em excesso, DC
precisa ser muito menor que 1% de 2×(VGS-Vt)
ID termo proporcional distorção não linear:
(DC) ao sinal vgs (vgs2)
♣
Regra do 1%
Para não haver distorção, a terceira parcela deve ser nula. Isto
acontece se vgs for pequeno:
= 2 × tensão DC em excesso
≈ 2V
vgs << 40 mV
<<
termo quadrático termo linear
<<
ID termo proporcional distorção não linear:
(DC) ao sinal vgs (vgs2)
♣
Então, na condição para pequenos sinais: vgs << 40 mV
onde
A corrente drenada é 
proporcional à tensão de controle.
Cuidado: não basta trocar letras 
maiúsculas por minús-
culas em ID e id.
ID termo proporcional distorção não linear:
(DC) ao sinal vgs (vgs2)
♣
Então, na condição para pequenos sinais: vgs << 40 mV
onde
fator de proporcionalidade: gm, transcondutância
Cuidado: não basta trocar letras 
maiúsculas por minús-
culas em ID e id.
× ×
♣
Transcondutância:
onde Vef = VGS – Vt , a tensão DC em excesso.
e assim,
material geometria polarização (bias)
gm = , A/V = S = Ω-1
ou tensão efetiva, Vef
♣
AC+DC
Ainda, da equação de ID
e assim,
Lembrando que
e, então, operando em torno de vGS = VGS (bias)
DC
Como havíamos 
definido
#
•
•
♣
Inclinação no ponto de operação quiescente (Q)
gm = inclinação da reta tangente no ponto Q 
(varia com o ponto de polarização)
inclinação corrente
= gm de saída
tensão de
controle
Vt
ef
Exibe valores diferentes para 
cada valor de VGS quiescente (Q)
♣
♣
vDS
Ganho de Tensão (Av= voltage Amplification)
Então ...tensão de saída
onde
Portanto,
vd
Ganho de tensão 
(sem carga)
saturação
triodo
corte
Valor de pico
Valor de pico
Ganho de tensão 
(sem carga)
vDS=vD
ig=0
id
is
•
♣
Modelo π equivalente para pequenos sinais
Mostrou-se que id = gm vgs
e, como ig = 0, propõe-se os seguinte modelo:
•
• •
vd
separar apenas a porção 
AC do amplificador 
elementar
♣
No caso do amplificador básico, tem-se o circuito AC:
Modelo-T para pequenos sinais:
X
= is
X
= is
Sabemos que:
Por inspeção do circuito:
Modelo-T:
Modelo-π:
♣
Resumo:
MOSFET do tipo Enhancement:
Efeito Early
Transistor MOSFET com terminais em aberto
vGS ≤ Vt, ausência de canal
Formação e aprofundamento do canal: vDS ≤ vGS-Vt
Região de triodo: canal retangular
4.0
3.0
2.0
1.0
Vt+4.0
Vt+1.0
Vt+3.0
Vt+2.0
42 6 8
Condição para estrangulamento
do canal induzido
NMOS:
Vt=1V
=0.5 mA/V2
NMOS:
Vt=1V
=0.5 mA/V2
♣
Efeito do aumento de vDS sobre o canal: vDS < vGS-Vt
Região de triodo, canal trapezoidal, região de joelho
4.0
3.0
2.0
1.0
Vt+4.0
Vt+1.0
Vt+3.0
Vt+2.0
42 6 8
Condição para estrangulamento
do canal induzido
NMOS:
Vt=1V
=0.5 mA/V2
NMOS:
Vt=1V
=0.5 mA/V2
♣
Modulação do comprimento do canal: vDS > vGS-Vt
Região de saturação, iD não varia com vDS
Um transistor NPN operando na região ATIVA é formado no 
interior do transistor FET NMOS.
n+n+
4.0
3.0
2.0
1.0
Vt+4.0
Vt+1.0
Vt+3.0
Vt+2.0
42 6 8
Condição para estrangulamento
do canal induzido
NMOS:
Vt=1V
=0.5 mA/V2
NMOS:
Vt=1V
=0.5 mA/V2
♣
♣
Efeito de Modulação do Comprimento do Canal
Na prática, iD varia levemente com vDS (para um dado vGS constante),
quando o NMOS opera na região de saturação.
Para vDS elevado, vDS > vGS+Vt, o ponto de estrangulamento do canal 
se move ligeiramente do dreno para a fonte ocorre o efeito de 
transistor NPN.
sem modulação de L fator de correção
onde:
×
vDS
+−
♣
Efeito de Modulação do Comprimento do Canal
Na prática, iD varia levemente com vDS (para um dado vGS constante),
quando o NMOS opera na região de saturação.
Para vDS elevado, vDS > vGS+Vt, o ponto de estrangulamento do canal 
se move ligeiramente do dreno para a fonte ocorre o efeito de 
transistor NPN.
sem modulação de L fator de correção
onde:
×
manter cte. iD é função de vDS
(tensão em excesso)
×
♣
VA=1/λ
×
L = comprimento
original do
canal
30V < VA < 200V
0,005 V-1 < λ < 0,03 V-1
Resistência de saída de dreno, r0
A corrente de dreno com efeito Early é:
Por definição, a resistência de saída de dreno é
A corrente de dreno total é: iD=ID+id onde id<<ID, então, iD ≈ ID, e
, ID = corrente de polarização DC sem 
levar em consideração o efeito Early !!!
21(1 ) ( ) (1 )
2D D DS n GS t DS
Wi i v k v V v
L
λ λ′ ′= × + = − × +
1
GS
D A
o o
DS Dv cte
i Vr r
v I
−
=
 ′∂= → ∂ 

IMPORTANTE:
• Não é sempre que o efeito Early pode ser desconsiderado em análises de 
circuitos DC. Uma exceção é no cálculo de ro.
• Aliás, na maioria dos circuitos DC o efeito Early deve ser considerado!
♣
sem efeito Early
21, ( )
2
GS GS
DS D D
o n GS t D
D DS Av cte v cte
v i iWr k v V i
i v L V
λ λ
= =
 ′∂ ∂ ′= − = = ′∂ ∂ 

ig=0 id
is
♣
Modelos de pequenos sinais considerando-se r0
Conforme foi demonstrado:
Tipicamente: 10 kΩ < r0 < 1 MΩ.
Nota: O valor DC da corrente de dreno é obtida resolvendo-se o circuito DC sem 
levar em conta o efeito Early.
Ou seja, o efeito Early não precisa ser levado em conta na análise DC.
Modelo-π para
pequenos sinais:
agora vds varia 
levemente com id
Atenção:
id ≠ gmvgs
Cuidado !
Discussão sobre o efeito Early e a transcondutância:
, 0,005V-1<λ<0,03V-1
Como, normalmente, |vDS|<10V → 0,05 < λ×|vDS| < 0,3, e podemos aproximar
, para λ×|vDS|<<1
a qual concorda com a definição.
Uma conclusão importante é que, assim como ocorre para o cálculo da resis-
tência de saída ro, o cálculo da transcondutância gm também pode ser reali-
zada a partir da análise DC sem levar em conta o efeito Early.
21 ( ) (1 )
2
GS GS GS GS
D
m n GS t DS
GS GSv V v V
i Wg K v V v
v v L
λ
= =
∂ ∂  ′= = − × + ∂ ∂  
1 12( ) (1 ) 2( ) (1 )
2 2
GS GS
m n GS t DS n GS t DS
v V
W Wg K v V v K V V v
L L
λ λ
=
 ′ ′= − × + = − × + 
 
( )m n GS t
Wg K V V
L
′≈ −
×
♣
×
em torno do ponto Q
Modelo-Τ para pequenos sinais: id também varia com vds
Alguns exercícios do Sedra são 
resolvidos com este outro modelo
♣
id
is
ig=0
id
is
ig=0
gmvgs=i
i
i
MOSFET do tipo Enhancement:
Configuração Fonte Comum
♣
=3k5
=+10V
= −10V
=2mA
=2M3
+
−
vDS
grande
Amplificador Fonte-Comum
Dados:
Vt = 2V
kn’W/L= 1 mA/V2
Av=??
Calcular:
Av=?
Rin=?
Rout=?
=3k5
=+10V
=−10V
=2mA=2M3
+
−
VDS
VSVGS
+
−
IG=0
VG
Vt = 2V
kn’W/L= 1 mA/V2
Análise DC
Temos que ID=I=2mA.
Na região de saturação: 
m m
Reta de carga:
♣
vire
Lembrete:
zerar as fontes AC, abrir os 
capacitores de passagem.
=3k5
=+10V
=−10V
=2mA=2M3
+
−
VDS
VSVGS
+
−
IG=0
VG
Vt = 2V
kn’W/L= 1 mA/V2
Análise DC
Temos que ID=I=2mA.
Na região de saturação: 
m m
Reta de carga:
♣
•
•
(para VGS = 4V)
(o ponto Q está no centro 
da reta de carga)
Reta de carga:
Para:
•
Vt = 2V
kn’W/L= 1 mA/V2
♣
Análise AC: zerar as fontes DC e curto-circuitar capacitores
♣
Em vazio, RL=∞, e assim, o ganho sem carga será:
Como
ganho muito pequeno !
(Recordação: sem cargatem-se o maior ganho possível.)
>> >>
Obs: FET
TBJ
Para e
TBJ FET
80mA/V 2mA/V
Portanto, amplificadores com TBJ’s apresentam ganhos maiores 
(de 20 a 40 vezes) que amplificadores com FET’s.
Resistência de entrada:
♣
vi=RGii
escolher um valor de RG bem elevado.
Rin 2,3
Rin= ⎯
vi
ii
♣
Resistência de saída:
vgs=0 gmvgs=0 (fonte de corrente em aberto)
Rout=ro//RD ≅ RD = 3,5 kΩ, pois ro>>RD.
valor elevado...
=0
0V
= vg/ig
vg
ig
Gerador 
auxiliar
♣
3
Acoplamento multi-estágios de Amplificadores Fonte-Comum
Acoplamento capacitivo de dois estágios fonte-comum:
Estágio 1 Estágio 2
♣
Note que agora não existe problema de se acoplar capacitivamente
dois estágios em fonte-comum :
estágio 1 , FC estágio 2, FC
Rs=50Ω v1 Zo1=3k5 v2 Zo2=3k5
vs Zi1=2M3 -7v1 Zi2=2M3 -7v2
Rs<<Zi1, v1≈vs Zo1<<Zi2, v2≈-7v1
vout=-7v2=-7(-7v1)=+49v1=+49vs AvT=+49V/V
Na associação, é necessário que a resistência RL seja elevada: RL>>Zo2.
Caso contrário, haverá perda de acoplamento por efeito de carregamento.
Neste caso, seria importante dispor de um buffer com MOSFET (configu-
ração dreno-comum).
Acoplamento multi-estágios de Amplificadores Fonte-Comum:
aberto
♣
Note que agora não existe problema de se acoplar capacitivamente
dois estágios em fonte-comum :
estágio 1 , FC estágio 2, FC
Rs=50Ω v1 Zo1=3k5 v2 Zo2=3k5
vs Zi1=2M3 -7v1 Zi2=2M3 -7v2
Rs<<Zi1, v1≈vs Zo1<<Zi2, v2≈-7v1
vout=-7v2=-7(-7v1)=+49v1=+49vs AvT=+49V/V
Na associação, é necessário que a resistência RL seja elevada: RL>>Zo2.
Caso contrário, haverá perda de acoplamento por efeito de carregamento.
Neste caso, seria importante dispor de um buffer com MOSFET (configu-
ração dreno-comum).
Acoplamento multi-estágios de Amplificadores Fonte-Comum:
grande
♣
Apesar do ganho reduzido, o FET é tecnologicamente competi-
tivo, pois apresenta:
impedância de entrada elevadíssima – permite acoplamento 
multi-estágios sem perdas por efeito de carregamento
tamanho reduzido – permite integração VLSI (Very Large
Scale Integration)
Baixa dissipação de potência
facilidade de fabricação de CI’s (exige menos etapas de 
litografia)
a transcondutância gm pode ser ajustada pela geometria 
(pela razão W/L)
MOSFET do tipo Enhancement:
Fonte de Corrente DC
♣
ADENDO:
Polarização por realimentação de dreno
Conforme já vimos, o FET NMOS está na
região de saturação se
vGS ≥ Vt e vGD < Vt
Na configuração ao lado, vGD = 0 e, portanto, 
vGD < Vt sempre. 
Assim, o FET nesta configuração opera 
sempre na saturação.
•+VDD
R
D
S
G
•
#####
Ideia central: 
vGS é o mesmo para ambos os NMOS
• °Vo
Inserir a 
carga aqui.
• ° Vo
≡
♣
Espelho de corrente NMOS
Q1 VDG=0 sempre opera na região de saturação
Q2 VGS2 = VGS1 = VGS.
♣
Se Q2 também estiver na região de saturação, ou seja, se
VDS2 = V0 ≥ VGS – Vt ,
então
× (2)
Dividindo (2) por (1):
≡
Inserir a 
carga aqui.
• Vo°
• °Vo
“matched”
Se Q 1 e Q2 forem casados: (W/L)1 = (W/L)2
resulta, I0 = IREF
Ou seja, o circuito replica (ou espelha) a corrente de referência (IREF) 
no terminal de saída (I0), qualquer que seja a carga.
♣
=5V
♣
VD
A corrente IREF é estabelecida conhecendo-se VDD, R e Vt:
VGS = VG – VS
Q1: VGS = VD – 0 = VD
VG = VD
VS = 0
IG1 = IG2 = 0 ID1 = IREF
O valor de VGS pode ser obtido resolvendo-se:
ID1=
(Uma equação em VGS)
2
= ID1
R R
(Dados VDD e R, é necessário calcular VGS )
VD
R
=5V
♣
continua...
Exemplo: Q1 e Q2 casados, L = 10 μm, W = 100 μm, Vt = 1V, 
K’n = 20 μA/V2. Calcular R para se obter IREF= 100μA= I0.
Solução: 
♣
=5V
##
O cálculo de VGS só dependeu 
de IREF (escolhido/ dado) e de 
parâmetros do NMOS
VGS
♣
Vss
+VDD
VDS3=VD3−(−VSS)
+
−
VDS2
+
−
Fora da
pastilha
VD2 • •VD3
VDS3≥VGS3−Vt
VDS3≥VGS1−Vt
VD3−(−VSS)≥VGS1−Vt
Inserir outra 
carga 2 aqui
Inserir a 
carga 1 aqui
VGS1= VGS3
Guia de corrente (Current Steering)
Usado em microeletrônica para polarizar diferentes circuitos dentro de um 
mesmo CI.
O cálculo de VGS1 só depende de IREF e do NMOS.
-VSS
MOSFET do tipo Enhancement:
MOSFET com Canal P
n
♣
Análise do FET canal P
Neste caso, opera-se de modo similar ao FET canal n, com exces-
são de que todas as polaridades (tensões e corrente, incluindo Vt) são 
invertidas.
substrato tipo n
ilhas de dreno e fonte tipo p+
canal induzido tipo p
NMOS são menores, mais rápidos e usam fontes de alimentação 
menores que em PMOS.
Múltiplos símbolos: Sedra & Smith
Múltiplos símbolos: Malvino
(a) Circuit symbol for the p-channel enhancement-type MOSFET. (b) Modified symbol with an arrowhead on the source 
lead. (c) Simplified circuit symbol for the case where the source is connected to the body. 
D
S
G
♣
♣
Basta aplicar o estudo do NMOS, fazendo-se vGS, vDS e Vt nega-
tivos.
Agora Vt < 0
Para formar o canal vGS deve ser mais negativa que Vt < 0:
vGS ≤ Vt
Para circular corrente, vD deve ser mais negativa que vS:
vDS < 0 ou vSD > 0.
Note que as curvas características interceptam os eixos vGS em Vt.
Note também que, para fins de generalidade, valores diferentes de |Vt| são
mostrados para dispositivos com canal-n e canal-p.
Transconductance Curves
E-MOSFET com canal-N × canal-P
♣
Esboços das características iD–vGS para MOSFETs do tipo intensificação, para
ambos os tipos de canal (operação na região de saturação).
Vtn
••
Vtp
♣
Para formar o canal: vGS ≤ Vt < 0
-3V < -2V < 0
Região de triodo: vDS > vGS – Vt
-0,5V > -3-(-2)=-1V
k’p = μp Cox
μp = mobilidade de lacunas.
Região de saturação: vDS < vGS – Vt
-3V<-3-(-2)=-1
♣
As equações para iD = f(vGS, vDS) permanecem válidas, com os 
devidos ajustes de sinais algébricos.
Triodo:
Saturação:
k’p = μp Cox
μp = mobilidade de lacunas.
Inserir a 
carga aqui
VSS
♣
######
Exemplo: espelho de corrente com PMOS
Usando a representação de “cabeça para baixo”:
Ao contrário do espelho NMOS, que puxava corrente da carga, 
agora, injeta-se corrente na carga.
Inserir a 
carga aqui
=5V=5V
cabeça
para 
baixo
Espelho com NMOS
Inserir a 
carga aqui
Inserir a 
carga aqui
Inserir a 
carga aqui
VSS VSS
♣
######
Exemplo: espelho de corrente com PMOS
Usando a representação de “cabeça para baixo”:
Ao contrário do espelho NMOS, que puxava corrente da carga, 
agora, injeta-se corrente na carga.
(1)
(2)
(3)
(4)
(5)
VSS
♣
MOS Complementar ou CMOS
O CMOS é o CI mais usado em tecnologia MOS, tanto para cir-
cuitos analógicos quanto digitais.
Note que o transistor PMOS é formado sobre uma região separada, conhecida
como poço (well) n.
As conexões feitas para o substrato tipo-p e o poço n não são mostradas;
este último funciona como terminal de corpo (body) para o dispositivo canal-p.
Outro arranjo também é possível, no qual um substrato (body) tipo-n é usado
e o dispositivo n é formado sobre um poço p.
Cross-section of a CMOS integrated circuit.
♣
MOSFET do tipo Enhancement:
Amplificador com Carga Ativa
(continua...)
Justificativa: Supor ID = 1mA e k’nW/L=1/8 mA/V2.
Já foi estudado que o ganho de tensão
do amplificador NMOS com polarização 
de porta vale:
Av=-gmRD
onde 
Assim, 
Torna-se necessário uma fonte DC 
no mínimo igual a 100V.
Então, se RD=10kΩ,
Av = -0,5m × 10k = -5V/V apenas!
RDID = 10k × 1m = 10V
Então, VDD > 10V.
Se RD = 100k, então
Av = -0,5m × 100k = -50V/V
RDID = 100k × 1m = 100V
Então, VDD > 100V !!??
Como obter ganho elevado sem a necessidade de fontes DC elevados??
Torna-se necessário que o valor da fonte DC 
seja no mínimo igual a 10V (p/ compliance de ±5Vp).
RG
−VSS −VSS
RG
R
PMOS PMOS
NMOS
Fonte de 
corrente 
PMOS Usar
espelho
PMOSPolariza e 
é carga ativa
+VSS
−VSS
+VSS +VSS
Amplificador CMOS em Fonte-Comum e Carga Ativa
Considerar: Q1, Q2 e Q3 casados/complementares.
Dados:
A fonte de corrente DC (Io) além de polarizar, também atua como cargaativa.
, RG = 33 MΩ 
NMOS
Empurra 
corrente 
p/ carga.
Carga do 
espelho.
R
RG
_
SS SS
−VSS−VSS
Análise DC
Temos que determinar gm1 e ro1 do transistor NMOS.
Antes, porém, é preciso demonstrar que todos os transistores operam na 
região de saturação.
Esta análise será realizada levando-se em consideração o efeito Early.
I0+
+VSS
PMOS PMOS
−VSS −VSS
RG
R
continua...
NMOS
Por inspeção do circuito em torno de Q1: VGS1= VG1-VS1=0-(-10) = 10V
Análise DC considerando-se o efeito Early:
Dados:
o
VG1
VS1
continua...
Por inspeção do circuito em torno de Q3: 
VDS3= VGS3
Hipótese: todos os transistores operam 
na região de saturação.
Tese:
o
efeito Early
continua...
23
Q3 é PMOS: VGS3 < Vtp ?
Matlab
continua...
23
ou então,
com uma diferença mínima (após a 4ª. casa decimal).
o
Vtp= -1V VA= -100V
continua...
o
PMOS
NMOS continua...
Prosseguindo:
Pelo circuito:
Portanto:
o
PMOS
NMOS
continua...
Q1 é NMOS: região de saturação → VGD1 < Vtn ?
Q1 opera na região de saturação!
o≈0,5000V
continua...
Q2 é PMOS: região de saturação → VGD2 > Vtp ?
Portanto, fica confirmado que Q1, Q2 e Q3 operam na região de saturação!!!!
Q2 opera na região de saturação!
o
continua...
VDS3= VGS3 = VGS2
, pequena diferença (0,49%), devido ao efeito Early.
Corrente espelhada, I0, com efeito Early:
o
continua...
RG
−VSS −VSS
RG
R
PMOS PMOS
NMOS
Fonte de 
corrente 
PMOS Usar
espelho
PMOSPolariza e 
é carga ativa
+VSS
−VSS
+VSS +VSS
Amplificador CMOS em Fonte-Comum e Carga Ativa
Considerar: Q1, Q2 e Q3 casados/complementares.
Dados:
A fonte de corrente DC (Io) além de polarizar, também atua como carga ativa.
, RG = 33 MΩ 
NMOS
Empurra 
corrente 
p/ carga.
Carga do 
espelho.
PMOS
Agora que temos certeza que todos os transistores MOSFET’s operam na 
região de saturação, podemos proceder aos cálculos de gm e r0.
Os cálculos de r0 e gm são realizados sem considerar
o efeito Early.
continua...
−VSS −VSS
Quando o efeito Early não é considerado, o espelhamento é considerado perfeito
e I0=IREF.
, com 3,4% de diferença com o valor acima.
continua...
, com efeito Early
, com apenas 2,95% de diferença com o valor acima.
, com efeito Early
Além disso, Q1, Q2 e Q3 são casados/complementares: r01=r02=r03
−VSS −VSS
continua...
Com efeito Early: apenas 1,7% diferente.
__________________________________________
Obs: valor típico com carga passiva: gm≈2mA/V. Agora temos apenas gm=0,092mA/V???
r01 = 0,233485 MΩ 
428,2938μA
vGS2
VSS
VSS
−VSS
−VSS−VSS
AC
AC
iS1=I0+id
Pergunta:
Para os transistores Q2 e Q3 vGS2 = VGS2 + vgs2
vGS3 = VGS3+ vgs3
Independentemente da carga, o espelho deve fornecer uma
corrente DC igual a I0 = IREF = 428,2938 μA. Trata-se de 
um espelho DC. Não gera componentes AC. 
Com isso, vgs2 = vgs3 = 0 e VGS2 = VGS3 = -10,255202V
Se a fonte de corrente fornece apenas 
corrente DC, I0, para Q1, então, como 
surge id a fim de suprir a corrente AC 
exigida por Q1
Análise AC:
iS1=I0+idRG
RG
Análise AC:
Usar o modelo π equivalente 
para pequenos sinais
−VSS−VSS
VSS
RG
Análise AC:
Q1
continua...
−VSS−VSS
VSS
RG
= 0 ampéres = 0 ampéres
•
• •
•
• •
••
•
• °
• •
•
•
• •
• •• •
•
•
•
•°
0V
0V
AC
terra
•
terra
0V•
0V
terra
0V
terra
AC
0V
0V
0V
0V 0V
curto
curto
Importante: sinais vgs2=vgs3=0V 
para a fonte de corrente DC.
Q1
gmvgs1
r03
R
= 0 ampéres = 0 ampéres
•
• •
•
• •
••
•
• °
• •
•
•
• •
• •• •
•
•
•
•°
0V
0V
AC
terra
•
terra
0V•
0V
terra
0V
terra
AC
R
0V
0V
0V
0V 0V
curto
curto
Importante: sinais vgs2=vgs3=0V 
para a fonte de corrente DC.
Q1
gmvgs1
r03
= 0 ampéres = 0 ampéres
•
• •
•
• •
••
•
• °
• •
•
•
• •
• •• •
•
•
•°
0V
0V
Q2, Q3: gm vgs2 = gm vgs3 = 0 fontes de correntes abertas
Q1 obeserva somente a resistência r02.
•
terra
•
terra
0V•
0V
terra
0V
R
0V
0V
0V 0V
curto
curto
Importante: sinais vgs2=vgs3=0V 
para a fonte de corrente DC.
Q1
gmvgs1
r03
AC
terra
AC
0V
Importante: sinais vgs2=vgs3=0V 
para a fonte de corrente DC.
•
• •
•
• •
••
•
• °
• •
•
•
• •
• •• •
•
•
•°
0V
0V
•
terra
•
terra
0V•
0V
terra
0V
AC
terra
AC
R
0V
0V
0V
0V 0V
curto
curto
= 0 ampéres= 0 ampéres
Q2, Q3: gm vgs2 = gm vgs3 = 0 fontes de correntes abertas
Q1 obeserva somente a resistência r02.
Q1
gmvgs1
r03
= 0 ampéres = 0 ampéres
•
• •
•
• •
••
•
• °
• •
•
•
• •
• •• •
•
•
•
•°
0V
0V
•
terra
•
terra
0V
Importante: sinais vgs2=vgs3=0V 
para a fonte de corrente DC.
Q2, Q3: gm vgs2 = gm vgs3 = 0 fontes de correntes abertas
Q1 observa somente a resistência r02.
gmvgs1
Q1
continua...
•
•
•
•
•
• •
°
°
°
°
°
AC
ACid
Q1 observa somente a resistência r02. 
Na realidade, r02 pode ser interpretada como a resistência 
interna da fonte de corrente DC.
Circuito AC:
Através de I0 não pode fluir corrente AC, id, 
mas por r02 pode!
I0 é constante, 
mas id (que flui 
por r02) varia, 
conforme solici-
tado por Q1.
continua...
D1
D1
S1
G1
D2
S2
RG
RG
vi
vi
v0
r02
r02
v0
S1
G1
I0 id
+VDD
•
•
°° •
... ganho elevado! 
É através de r02 que flui a parte da corrente AC de Q1.
Zi
Z0
vi = vgs1
v0 = -gm vgs1 (r01//r02)
Av = -92,552018 × 0,233485M= -21,6016V/V
Av = -21,6 V/V
continua...
vi
ii
RG
•
••
••
•
v0
r02
r01vgs1
+
−
gmvgs1
G1 D1 D2
S2
S1
...elevadíssimo!
•
•
°•°
Impedância de entrada
Zi Z0
continua...
ig=0A
•
••vi
r01
r02
gmvgs1vgs1
+
−
ii
RG
•
•
•
G1
S1
D1 D2
S2
v0
...valor grande!
••
•
•
•
•••
•
°
Impedância de saída
O estágio de saída deste amplificador é semelhante a outros já
estudados neste curso.
Z0
(embora elevado, Z0 << Zi, e assim, o acoplamento multi-estágios
entre amplificadores fonte-comum não apresenta problemas de
acoplamento).
0V
0V0V
0V0V
vi=0 RG
vgs1=0
+
−
gmvgs1
=0 r01 r02 vg
ig
aberto
0,233485
2
0,116743
FIM