Sistemas Embarcados_EstacioEAD_EX3

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<p>Você acertou 9 de 10 questões</p><p>Verifique o seu desempenho e continue treinando! Você pode refazer o exercício quantas vezes</p><p>quiser.</p><p>Verificar Desempenho</p><p>1 Marcar para revisão</p><p>Você está trabalhando em um projeto de sistema digital e precisa implementar um contador binário</p><p>de 4 bits usando um processo em VHDL. Considere a seguinte entidade:</p><p>entity BinaryCounter is</p><p>port (</p><p>clk: in std_logic;</p><p>reset: in std_logic;</p><p>count: out std_logic_vector(3 downto 0�</p><p>);</p><p>end entity;</p><p>architecture rtl of BinaryCounter is</p><p>signal count_internal: std_logic_vector(3 downto 0�;</p><p>begin</p><p>Questão 1 de 10</p><p>Corretas �9�</p><p>Incorretas �1�</p><p>Em branco �0�</p><p>1 2 3 4 5</p><p>6 7 8 9 10</p><p>Exercicio Modelagem De Sistemas Embarcados Em Vhdl Sair</p><p>A</p><p>B</p><p>-- código aqui</p><p>end architecture;</p><p>Qual das seguintes opções de código é a melhor para implementar o contador binário de 4 bits</p><p>dentro do processo?</p><p>process (clk, reset)</p><p>begin</p><p>if reset = '1' then</p><p>count_internal :</p><p>port map (...). Nesse caso, a opção AND_gate_inst: AND_gate port map ( a</p><p>� input1, b � input2, c � output1 ); instancia</p><p>corretamente a entidade AND_gate e mapeia suas</p><p>portas. As outras opções contêm erros na sintaxe de instanciação ou mapeamento de portas.</p><p>6 Marcar para revisão</p><p>A</p><p>B</p><p>C</p><p>D</p><p>E</p><p>Imagine que você está trabalhando em um projeto de sistema digital e precisa criar um módulo em</p><p>VHDL para dividir um clock de entrada por um fator específico. Para isso, você deve utilizar um</p><p>componente essencial em sistemas digitais síncronos. Nesse sentido, complete a seguinte</p><p>afirmação:</p><p>Em VHDL, um circuito que muda de estado a cada borda de um sinal de clock é chamado de</p><p>___________.</p><p>Processo.</p><p>Latch.</p><p>Flip-flop.</p><p>Entidade.</p><p>Máquina de estados.</p><p>Resposta correta</p><p>Parabéns, você selecionou a alternativa correta. Confira o gabarito comentado!</p><p>Gabarito Comentado</p><p>Um flip-flop é um circuito que muda de estado a cada borda de um sinal de clock, geralmente</p><p>utilizado em sistemas digitais síncronos para armazenar e manipular informações. As outras</p><p>A</p><p>B</p><p>C</p><p>D</p><p>E</p><p>opções não descrevem corretamente o circuito que muda de estado a cada borda de um sinal de</p><p>clock.</p><p>7 Marcar para revisão</p><p>Imagine que você esteja projetando um circuito digital com várias instâncias de um mesmo módulo</p><p>em VHDL. Nesse caso, qual das seguintes abordagens é a mais recomendada para instanciar o</p><p>módulo?</p><p>Declarar o módulo como uma entidade e instanciar a entidade diretamente.</p><p>Declarar o módulo como um componente e instanciar o componente.</p><p>Copiar o código do módulo diretamente no lugar onde ele será instanciado.</p><p>Utilizar a cláusula "generate" para instanciar automaticamente o módulo.</p><p>Declarar o módulo como uma função e instanciar a função.</p><p>Resposta correta</p><p>Parabéns, você selecionou a alternativa correta. Confira o gabarito comentado!</p><p>A</p><p>B</p><p>C</p><p>D</p><p>E</p><p>Gabarito Comentado</p><p>A resposta correta é a opção “Declarar o módulo como um componente e instanciar o</p><p>componente”, que é a abordagem mais recomendada, pois permite maior flexibilidade,</p><p>modularidade e reutilização do código. As outras opções não são as mais adequadas para</p><p>instanciar várias cópias do mesmo módulo em um projeto de circuito digital.</p><p>8 Marcar para revisão</p><p>Considere que você está projetando uma máquina de estados finitos �FSM) em VHDL. É importante</p><p>garantir que o projeto seja sintetizável e funcione corretamente em um dispositivo de hardware. Para</p><p>isso, qual das seguintes práticas é recomendada ao usar processos para implementar a FSM?</p><p>Usar variáveis para representar os estados e atualizá-las dentro do processo.</p><p>Usar sinais para representar os estados e atualizá-los dentro do processo.</p><p>Usar um único processo para implementar todas as FSMs no projeto.</p><p>Usar um processo separado para cada estado da FSM.</p><p>Usar processos aninhados para implementar a lógica de transição de estados.</p><p>Resposta correta</p><p>Parabéns, você selecionou a alternativa correta. Confira o gabarito comentado!</p><p>Gabarito Comentado</p><p>Ao projetar uma FSM em VHDL, é recomendado usar sinais para representar os estados e</p><p>atualizá-los dentro do processo. Os sinais são adequados para representar elementos de estado</p><p>porque são sintetizáveis e têm semântica de atribuição adequada para a descrição de sistemas</p><p>de hardware. Além disso, o uso de sinais facilita a detecção de transições de estado e a</p><p>implementação de lógica assíncrona e síncrona, conforme necessário. As outras opções</p><p>apresentadas não são práticas recomendadas, pois podem levar a problemas de síntese,</p><p>complexidade excessiva ou dificuldades de manutenção.</p><p>9 Marcar para revisão</p><p>Suponha que você está desenvolvendo um projeto de sistema digital que requer o uso de tipos de</p><p>dados adequados para representar e manipular sinais em um módulo VHDL. Neste caso,</p><p>compreender os tipos de dados disponíveis em VHDL é crucial para garantir a correta funcionalidade</p><p>do módulo. Com base nesse contexto, analise as seguintes afirmações e a relação entre elas:</p><p>I.       O tipo de dado std_logic_vector é usado para representar vetores de sinais binários em VHDL.</p><p>PORQUE</p><p>II.      O tipo de dado std_logic_vector é definido no pacote IEEE.std_logic_1164 e é amplamente</p><p>utilizado na indústria devido à sua versatilidade e compatibilidade.</p><p>A</p><p>B</p><p>C</p><p>D</p><p>E</p><p>Escolha a opção correta:</p><p>As asserções I e II são proposições verdadeiras e a II é uma justificativa correta da I.</p><p>As asserções I e II são proposições verdadeiras, mas a II não é uma justificativa correta da I.</p><p>A asserção I é uma proposição verdadeira, e a II é uma proposição falsa.</p><p>A asserção I é uma proposição falsa, e a II é uma proposição verdadeira.</p><p>As asserções I e II são proposições falsas.</p><p>Resposta correta</p><p>Parabéns, você selecionou a alternativa correta. Confira o gabarito comentado!</p><p>Gabarito Comentado</p><p>Ambas as afirmações I e II estão corretas. A afirmação I está correta porque o tipo de dado</p><p>std_logic_vector é usado para representar vetores de sinais binários em VHDL. A afirmação II</p><p>está correta porque o tipo de dado std_logic_vector é definido no pacote IEEE.std_logic_1164 e é</p><p>amplamente utilizado na indústria devido à sua versatilidade e compatibilidade. A razão</p><p>(afirmação II) é suficiente para justificar a afirmação I, pois explica por que o tipo de dado</p><p>std_logic_vector é usado para representar vetores de sinais binários em VHDL.</p><p>A</p><p>B</p><p>C</p><p>D</p><p>E</p><p>10 Marcar para revisão</p><p>Ao trabalhar no projeto de sistemas de controle e circuitos digitais utilizando a linguagem VHDL, é</p><p>fundamental utilizar diversas entidades. Complete a seguinte frase sobre a modelagem de controle</p><p>com diversas entidades:</p><p>"Utilizar diversas entidades em um projeto VHDL permite ______, o que contribui para a ______ do</p><p>código."</p><p>aumentar a complexidade; eficiência na síntese.</p><p>simplificar a simulação; organização.</p><p>melhorar a modularidade; reusabilidade.</p><p>reduzir a quantidade de sinais; eficiência na síntese.</p><p>otimizar a lógica de controle; velocidade de simulação.</p><p>Resposta correta</p><p>Parabéns, você selecionou a alternativa correta. Confira o gabarito comentado!</p><p>Gabarito Comentado</p><p>A utilização de diversas entidades em um projeto VHDL permite melhorar a modularidade do</p><p>sistema, o que contribui para a reusabilidade do código. Isso facilita a manutenção, atualização e</p><p>compreensão do projeto, além de permitir a reutilização de componentes em outros projetos,</p><p>melhorando a eficiência do processo de design.</p>