Circuitos Sequenciais1

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Circuitos sequênciais
1
Circuitos sequênciais
Circuitos digitais
Combinacionais
Circuitos onde em qualquer instante de tempo o valor da saída depende unicamente do valor das entradas
Todos circuitos vistos até agora
Sequenciais
Circuito onde o valor das saídas é determinado não somente a partir do valor das entradas mas também a partir do estado do circuito
Exemplo: contador
Circuitos sequênciais
Modelo de circuito combinacional
Saídas dependem apenas das entradas
Podem conter diversas saídas, cada uma regida por uma equação lógica distinta
Circuitos sequênciais
Modelo de circuito sequêncial
Composto por um circuito combinacional e elementos de memória
Elementos de memória armazenam informação codificada em binário (e.g. estado atual)
Saídas dependem das entradas e do estado atual
Este modelo é chamado de máquina de estados
Circuito combinacional
Elementos de memória
Entradas
Saídas
Próximo estado
n
n
Estado atual
n
Estado atual
Armazenam o estado atual
Circuitos sequênciais
Modelo de circuito sequêncial
Logisim
Circuitos sequênciais
Assíncronos
Estado atual pode mudar a qualquer momento
Fora do escopo desta disciplina
Síncronos
Estado atual pode mudar apenas momentos exatos determinados por um sinal de sincronização denominado clock
Grande maioria dos circuitos sequênciais (e.g. processador)
Foco desta disciplina
Circuitos sequênciais
Clock
Utilizado para sincronizar os elementos de memória de um circuito sequêncial
Entrada presente em qualquer circuito sequêncial
Controla a mudança de estado
Determina a velocidade de operação do circuito dependendo da frequência (e.g. 2,2 GHz)
Forma de onda quadrada regular 
Gerada por um circuito oscilador (gera 0 e 1 alternadamente)
CLK
Borda de subida (0→1)
Borda de descida (1→0)
Frequência = 1/T
Período (T)
Ciclo
Pulso positivo (crista)
Pulso negativo (vale)
Circuitos sequênciais
Elementos de memória
Latch D
Flip-Flop D
Dispositivos de armazenamento binário capaz de armazenar um bit de informação
Armazenam internamente o dado presente na entrada d
O valor armazenado é lido saída q
O controle de como o dado é armazenado é o que diferencia o Latch do Flip-Flop
d
q
en
Latch D
!q
d
q
clk
Flip-Flop D
!q
Março/2010
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Circuitos sequênciais
Elementos de memória
Latch D
Armazenamento controlado pelo nível da entrada en (enable)
Sensível ao nível alto (en = 1)
d
q
en
Latch D
!q
Sensível ao nível baixo (en = 0)
d
q
en
Latch D
!q
Quando en = 1 (transparente), q ← d
Quando en = 0, armazena d internamente
O dado armazenado pode ser lido na saída q
Quando en = 0 (transparente), q ← d
Quando en = 1, armazena d internamente
O dado armazenado pode ser lido na saída q
Março/2010
10
Circuitos sequênciais
Elementos de memória
Latch D
Armazenamento controlado pelo nível da entrada en (enable)
d
q
en
Latch D
!q
en
d
q
0
X
Mantémúltimovalor
1
0
0
1
1
1
Laços de realimentação
(armazenamento)
Saída q é atualizada enquanto o latch está transparente (en=1)
EN
Março/2010
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Circuitos sequênciais
Elementos de memória
Latch D
Armazenamento controlado pelo nível da entrada en (enable)
en
d
q
1
X
Mantémúltimovalor
0
0
0
0
1
1
Saída q é atualizada enquanto o latch está transparente (en=0)
Para criar um Latch D sensível ao nível baixo, basta colocar um inversor na entrada EN
EN
d
q
en
Latch D
!q
Circuitos sequênciais
Elementos de memória
Latch D
Logisim
Março/2010
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Circuitos sequênciais
Elementos de memória
Latch D
Armazenamento controlado pelo nível da entrada en (enable)
d
q
en
Latch D
!q
en
d
q
0
X
Mantémúltimovalor
1
0
0
1
1
1
en
d
q*
0
X
q
1
0
0
1
1
1
Saída q do circuito
Valor atual da saída q
(depende do último valor
armazenado)
Circuitos sequênciais
Elementos de memória
Latch D
Armazenamento controlado pelo nível da entrada en (enable)
d
q
en
Latch D
!q
Transparente
Circuitos sequênciais
Elementos de memória
Latch D
Armazenamento controlado pelo nível da entrada en (enable)
d
q
en
Latch D
!q
Latch D transparente quando en = 1
Circuitos sequênciais
Elementos de memória
Latch D
Armazenamento controlado pelo nível da entrada en (enable)
d
q
en
Latch D
!q
Latch D transparente quando en = 1
Circuitos sequênciais
Elementos de memória
Flip-Flop D
Armazenamento controlado pela borda da entrada CLK (clock)
Sensível a borda de subida (↑CLK)
Sensível a borda de descida (↓CLK)
Quando ↑CLK, armazena d internamente
d
q
clk
Flip-Flop D
!q
d
q
clk
Flip-Flop D
!q
Entrada de clock
Quando ↓CLK, armazena d internamente
Março/2010
18
Circuitos sequênciais
Elementos de memória
Flip-Flop D
Armazenamento controlado pela borda da entrada CLK (clock)
clk
d
q*
↑
0
0
↑
1
1
≠↑
X
q
d
q
clk
Flip-Flop D
!q
Saída q é atualizada apenas em bordas de subida do clock (clk)
Março/2010
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Circuitos sequênciais
Elementos de memória
Flip-Flop D
Armazenamento controlado pela borda da entrada CLK (clock)
clk
d
q*
↓
0
0
↓
1
1
≠↓
X
q
Saída q é atualizada apenas em bordas de descida do clock (clk)
Para criar um Flip-Flop D sensível à borda de descida do clock, basta colocar um inversor na entrada CLK
d
q
clk
Flip-Flop D
!q
Circuitos sequênciais
Elementos de memória
Flip-Flop D
Logisim
Março/2010
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Circuitos sequênciais
Elementos de memória
Flip-Flop D
Armazenamento controlado pela borda da entrada CLK (clock)
d
q
clk
Flip-Flop D
!q
Saída q atualizada nas bordas de subida do clock (clk)
Março/2010
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Circuitos sequênciais
Elementos de memória
Flip-Flop D
Armazenamento controlado pela borda da entrada CLK (clock)
d
q
clk
Flip-Flop D
!q
Saída q atualizada nas bordas de subida do clock (clk)
Março/2010
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Circuitos sequênciais
Elementos de memória
Flip-Flop D
Armazenamento controlado pela borda da entrada CLK (clock)
d
q
clk
Flip-Flop D
!q
Saída q atualizada nas bordas de subida do clock (clk)
Circuitos sequênciais
Elementos de memória
Flip-Flop D com reset assíncrono
Sensível ao nível do reset, independente do clock
rst
clk
d
q*
1
X
X
0
0
↑
0
0
0
↑
1
1
0
≠↑
X
q
Funcionamento normal quando rst = 0
Reset sensível ao nível alto
Quando rst = 1, q ← 0
d
q
clk
rst
!q
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Circuitos sequênciais
Elementos de memória
Flip-Flop D com reset assíncrono
Sensível ao nível do reset, independente do clock
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Circuitos sequênciais
Elementos de memória
Flip-Flop D com reset assíncrono
Sensível ao nível do reset, independente do clock
Reset sensível ao nível alto
d
q
clk
rst
!q
Saída q atualizada nas bordas de subida do clock (clk) ou quando rst = 1
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Circuitos sequênciais
Elementos de memória
Análise dinâmica
Saída q atualizada nas bordas de subida do clock (clk) ou quando rst = 1
A cada ciclo do clock, a saída q armazena o valor da saída !q
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