História dos Processadores

Prévia do material em texto

Prof. Benito Piropo Da-Rin 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 O que importa em uma UCP? 
Data do lançamento; 
Características (largura e número) dos registradores ; 
Freqüências de operação da UCP; 
Características (largura e freqüência de operação) do 
barramento frontal (FSB) de dados (taxa de transferência 
de dados) e endereços (capacidade de endereçamento); 
Características adicionais: 
Funcionalidades (memória virtual, escalaridade, etc.) 
Número de transistores; 
Espessura da camada de silício; 
Número de núcleos, número e capacidade do cache interno, 
etc. 
 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 Integração de UCP, MP e dispositivos de 
E/S (barramento) 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
A Intel (sigla de Integrated Electronics) 
fabricou o primeiro microprocessador 
(i4004) em 1971 e desde então vem 
incorporando novas funcionalidades à sua 
linha de UCPs, sempre acompanhando a 
evolução da tecnologia. Ao seguir a 
evolução da linha Intel estaremos 
acompanhando passo a passo a evolução 
da tecnologia de fabricação de 
microprocessadores. 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 Intel 4004, novembro de 1971: 
Registradores de 4 bits (16 caracteres: 0 - 9 e 
operadores) 
Barramento interno de 4 bits; 
Memória RAM (endereçável): 640 posições de 1 
byte; 
Memória ROM: 4 KB 
2.300 transistores; 
Freqüência: 108 KHz; 
Camada de silício: 10 micra. 
 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 Intel 8008 – Abril de 1972 
Registradores de 8 bits (dois 4004 justapostos); 
Barramento interno 8 bits (multiplexado); 
Memória RAM (endereçável): 16 KB; 
3.500 transistores; 
Freqüência: 200 a 500 KHz; 
Camada de silício: 10 micra. 
 
 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 Intel 8080 – Abril de 1974 (o primeiro “de 8 
bits”) 
7 Registradores de 8 bits (desde o projeto); 
Barramento 8 bits (dados) / 16 bits (endereços); 
Memória RAM (endereçável): 64 KB; 
6.000 transistores; 
Freqüência: 2 a 3 MHz; 
Camada de Si: 6 micra; 
Primeiro a ser usado como UCP de um computador 
“de 8 bits” (Altair) e primeiro processador “conhecido”. 
 
 Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 Altair 8800 – Janeiro/ 1975 
Fabricante (do “kit”): Micro 
Instrumentation and Telemetry 
(MITS). 
Preço: kit ; US$ 400; montado: 
US$ 600; 
Processador: Intel 8080 2 MHz; 
MP: 256 B (expansível até 64 K); 
Armazenamento: Fita (magnética 
ou perfurada); Opcional: disco 
flexível 5,25” ou 8”; 
Saídas: Paralela e Serial, 
opcionais; Sem vídeo. 
 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 Intel 8086 – junho de 1978 
Desempenho 10 vezes superior ao do 8080; 
8 registradores de 16 bits; 
Barramento FSB dados: 16 bits/8bits; endereços: 
20 bits; 
Endereçamento: segmento/deslocamento; 
Memória RAM endereçável: 1 MB; 
29.000 transistores; 
Freq: 4,77 / 8 / 10 MHz; 
Camada de Si: 3 micra; 
 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 IBM Personal Computer (PC) – 12 de agosto de 1981 
 Objetivo: 1) evitar perda de mercado (repetindo caso dos minis, 
para DEC e outras) e 2) funcionar como “terminal inteligente” de 
máquinas de grande porte. 
 Por razões legais (ação anti-monopólio) a IBM usou componentes 
“de prateleira”. Por isso: 
 Adoção do Intel 8088 (barramento de dados de 8 bits) 
 Arquitetura aberta. 
 Conseqüência (indesejada pela IBM, excelente para usuários): 
ensejou a fabricação dos clones e tornou-se padrão de mercado. 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 Previsão inicial da IBM: vender 25.000 
máquinas. 
 Mercado em 2008: 1 bilhão de máquinas. 
 Algumas consequências: 
Levou a Intel a fazer parte das “Fortune 500”; 
Seu sistema operacional MS-DOS (derivado do QDOS 
desenvolvido por Tim Patterson e comprado da Seattle 
Computers por 50 mil dólares) transformou a MS na 
maior empresa de software do mundo; 
Levou os computadores para todas as empresas e 
quase todos os domicílios; 
Deu origem à informática moderna (e a nosso curso...) 
 
 
 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
CONCEITOS: 
“Computador pessoal”; 
Arquitetura aberta; 
Barramento de E/S provido de conectores de uso 
geral (“slots”); 
Endereçamento por segmento / deslocamento; 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 Intel 80286 – fevereiro de 1982 
Primeiro desenvolvido para micros pessoais; 
8 registradores de 16 bits; 
Barramento FSB dados: 16 bits; endereços: 24 bits; 
Endereçamento: segmento/deslocamento; 
Memória RAM endereçável: 16 MB; 
Freq: 6 / 10 / 12 MHz (AMD: 20 MHz); 
134.000 transistores; 
Camada de Si: 1,5 micron; 
Pioneiro da “compatibilidade retroativa” 
 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 Versão muito aperfeiçoada e avançada do 8086; 
 Circuito interno reprojetado (a versão de 6 MHz tinha 
um desempenho 5 X melhor que a de 5 MHz do 
8686); 
 Foi a UCP adotada pela IBM para o “AT” em 1984; 
 Foi o primeiro microprocessador a ter um “chipset” 
(conjunto de poucos CIs que substituiam dúzias de 
outros componentes auxiliares); 
 Barramento Frontal (FSB) desvinculado do de E/S; 
 Pioneiro na tecnologia de: 
Multitarefa / Proteção de memória; 
Uso de memória virtual. 
Barramento frontal (FSB). 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 Multitarefa: simulação da execução simultânea 
de programas distribuindo certo número de ciclos 
de máquina sucessivamente a cada um deles 
(cada um recebia uma “fatia de tempo”, ou time 
slice); 
 Cada programa tinha direito a acessar um trecho 
de memória para seu uso. Para evitar 
interferência no trecho de memória dedicado a 
outro programa, a UCP rodava no “modo 
protegido”. 
 Para garantir compatibilidade com os programas 
desenvolvidos para o DOS (do 8086) a UCP 
inicializava no “modo real”, emulando um 8086 
com todas as suas limitações. 
 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 Multitarefa -> Mais programas -> Mais memória 
RAM; 
Solução: simular memória primária (RAM, cara) na 
memória secundária (disco rígido, mais barata) 
armazenando trechos da MP em “arquivo de troca” 
(swap file) no disco. 
 No 286 aumenta o endereçamento: 16 MB -> 1 GB 
PORÉM: como a UCP não pode acessar disco 
diretamente e como instruções só podem ser lidas 
na MP, caso seja necessário acessar um dos 
endereços cujo conteúdo está no disco, é preciso 
trocar conteúdo de memória com disco; 
 Consequência: lentidão. 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
Troca de conteúdo entre MP e disco rígido. 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
CONCEITOS: 
Multitarefa: fatia de tempo (“time slice”), modo 
protegido; 
Memória Virtual: Arquivo de troca (“Swap File”); 
Barramento Frontal (FSB); 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 O 80286 iniciava no modo real e passava para o virtual 
mediante a execução de uma instrução mas não havia 
instrução para retornar ao modo real. 
 Multitarefa exigia colaboração do sistema operacional 
PORTANTO: somente se podia tirar todo o proveito do 
286 (multitarefa, modo protegido, memória virtual e 
16 MB de RAM) rodando o OS/2, desenvolvido para ele OS/2 só rodava um programa DOS de cada vez (na 
“compatibily box”) e havia poucos programas OS/2 
 Em 84/85 o mercado já era dominado pelo DOS 
RESULTADO: a maioria dos 286 rodava como 8086 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 Intel 80386 – junho de 1985 (SX: 06/1988 ; SL: 
10/1990) 
Primeiro desenvolvido com visão de mercado de 
micros; 
Registradores de 32 bits (primeiro “de 32 bits”); 
Barramento FSB dados: 32 bits; endereços: 32 bits; 
Endereçamento: direto (“memória plana”); 
Memória RAM endereçável: 4 GB; Virtual: 64 TB; 
Freq: 16 / 20 / 25 / 33 MHz (AMD: 40 MHz); 
275.000 transistores; 
Camada de Si: 1,5 micron; 
Modos: real, protegido, 8086 virtual; 
Instrução para retornar ao modo real. 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 “Modo 8086 virtual”: “máquinas virtuais” com acesso 
protegido a 1 MB de memória carregavam cópia do 
DOS, código e dados de um programa. Resultado 
prático: multitarefa de programas DOS. 
 Arquitetura “de 32 bits”: modelo de programação que 
perdurou por 20 anos (atravessou a “era Pentium”) 
 Centenas de vezes mais rápido que o 8088 
 Primeiro 386: Compaq (1987) (IBM: PS/2, desastre) 
 Primeiro a ter cache interno (16 bytes, só instruções) 
 386 SX: barramento dados MP 16 bits (facilitar vendas) 
(DX: Double-word eXternal; SX: Single-word eXternal) 
 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
CONCEITOS: 
“Modo 8086 virtual”: “máquinas virtuais”; 
Arquitetura de 32 bits: memória plana (não 
mais segmento/deslocamento); 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 i80486 – 04/89 (SX: 04/91; DX2: 03/92; DX4: 
07/94) 
Primeiro a incorporar coprocessador e cache de 8 KB; 
Registradores, FSB dados e endereços: 32 bits; 
Endereçamento: direto (“memória plana”); 
Memória RAM endereçável: 4 GB; Virtual: 64 TB; 
Freq: 25/40/50 (SX: 33; DX2: 40/66; DX4: 75/100) 
MHz; 
1,2 milhões de transistores; 
Camada de Si: 1 micron; 
Modos: real, protegido, 8086 virtual; 
Processamento em “pipeline”. 
Dissipador de calor (passivo) 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 Onde estão as diferenças? 
Além de incluir cache interno de 8 KB e coprocessador 
matemático, todo o hardware do processador foi 
otimizado e ele adotou a arquitetura em pipeline. 
Por isso, ainda que operando na mesma freqüência, o i486 
era significativamente mais rápido que o i386. 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
Característica i386 i486 
Registradores 32 bits 32 bits 
Endereçamento Direto Direto 
Memória RAM/Virtual 4 GB / 64 TB 4 GB / 64 TB 
Modos Real/Protegido/8086 Virtual Real/Protegido/8086 Virtual 
Conjunto de instruções Praticamente idênticos (486 tinha 6 instruções a mais) 
 Na arquitetura convencional: a instrução é lida, 
decodificada, executada (o que pode exigir ler ou escrever 
na MP) e o resultado é escrito em um Registrador, passo a 
passo. 
 Como estas tarefas são independentes, cada uma delas 
executada em uma seção do microprocessador, Por que 
não começar a processar a próxima instrução antes de 
terminar a primeira, como em uma linha de montagem? 
 A divisão do hardware do processador em seções (ou 
“estágios”) e a execução simultânea de instruções 
sucessivas em diferentes estágios chama-se “Linha de 
montagem” ou “PIPELINING” (expressão do inglês para 
“encanamento”) 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 Linha de montagem: 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 Linha de montagem: 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 Divisão do hardware interno do processador em seções 
independentes que podem operar simultaneamente. 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 Quase todo programa depende da escolha da próxima 
instrução baseada em decisões lógicas (comparações). 
 Em um pipeline, que instrução escolher se o resultado da 
comparação ainda não estiver disponível? 
 Solução: “CHUTAR” um resultado e seguir adiante... 
Se acertou, ganha-se tempo. 
Se errou, descarta-se os resultados intermediários e opera-
se com o resultado correto (e nada se perde, já que a 
alternativa seria mesmo esperar o resultado…) 
 O nome técnico disto é Execução Especulativa ou 
Predição de Ramo (“branch prediction”) 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 No início dos anos 90 a tecnologia de fabricação 
de processadores produzia UCPs cada vez mais 
rápidas. 
 PORÉM: a tecnologia de fabricação de memórias 
não evoluíu com a mesma rapidez e os tempos de 
acesso à memória não se reduziam na mesma 
proporção. 
 SOLUÇÃO: Desvincular freqüencias da UCP e do 
barramento FSB 
i486 DX2: f(CPU) = 2 x f(barramento) – 40/20 ; 66/33 
i486 DX”4: f(CPU) = 3 x f(barramento) – 75/25 ; 100/33 
 Esta tendência perdura até os dias de hoje. 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 CONCEITOS: 
Cache interno ou cache de nível um ou cache L1; 
Coprocessador matemático incorporado; 
Arquitetura em linha de montagem (“pipelining”): 
execução especulativa ou predição de ramo 
(“branch prediction”); 
Desvinculação da frequência de processamento 
interna da UCP da frequência do barra/ frontal; 
Início do uso do dissipador de calor passivo. 
 
 Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 Pentium – P5: março de 1993; P54: outubro de 94; 
P54C: março de 95) 
Por que não i586? 
Arquitetura superescalar (já veremos), duas pipelines; 
Cache 16 KB (2 x 8 KB, instruções e dados); 
Registradores: 64 bits (2 de 32 bits justapostos) 
FSB dados: 64 bits; endereços: 32 bits; Freq: 60/66 MHz 
Memória RAM endereçável: 4 GB; Virtual: 64 TB; 
Freq: P5: 60/66 (P54: 75 a 120; P54C: 120 a 200) MHz; 
P5: 3,1 milhões de transistores (P54: 3,2 ; P54C: 3,3) 
Camada de Si: P5: 0,8 micron (P54: 0,6 ; P54C: 0,35) 
Dissipador de calor ativo (com ventoinha) 
 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
Pentium – P5 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 Nem todas as instruções precisam ser 
executadas na seqüência original (por 
exemplo: a parte inicial do cálculo da 
área das paredes de uma sala pode ser 
distribuída por duas rotinas paralelas) 
 Quando há mais de uma pipeline, as 
rotinas podem ser simultaneamente 
executadas, uma em cada pipeline. 
 A “arquitetura superescalar” é um 
recurso típico de processadores RISC 
incorporado à linha Pentium. Com o 
Pentium começou a migração da 
arquitetura CISC para a RISC nas UCPs 
da Intel (compatibilidade retroativa -> 
pré-processamento ) 
 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 A distribuição de tarefas entre 
pipelines raramente é equilibrada, 
o que faz com que uma pipeline 
fique ociosa quando termina antes 
da outra. 
 Neste caso o processador a ocupa 
com rotinas cuja execução não 
dependam de resultados 
intermediários, mesmo que tenha 
que alterar sua ordem de 
execução – Execução fora de 
ordem. 
 Os resultados são “guardados” até 
o momento em que são 
necessários. 
 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 Registradores são designados por 
nomes, não por endereços. 
 No caso da execução fora de 
ordem, é comum que uma rotina 
executada “antes da hora” precise 
usar o mesmo registrador em uso 
por outra que está sendo executada 
na ordem correta. 
 SOLUÇÃO: Implementar maior 
número de registradoresque os 
nominalmente existentes e 
“renomear” dinamicamente os 
registradores “reserva”, se 
necessário. 
 Isto se denomina “Renomeamento 
Dinâmico de Registradores” 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
Pentium MMX – P55C janeiro de 1997 
Incorporou tecnologia SIMD (Intel “batizou” de 
MMX); 
Mesmas características básicas dos P5x; 
Primeiro a usar o “Socket 7” de 321 pinos; 
Freqüência: 166 / 200 / 233 / 266 / 300 MHz; 
 FSB: 66 MHz; 
4,5 milhões de transistores; 
Camada de Si: 0,35 micron; 
Cache interno aumentado para 32 KB. 
 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 No final dos anos 90 a multimídia (som, imagem, vídeo) 
passou a ser importante para a linha PC. 
 O que caracteriza as instruções usadas em programas 
voltados para multimídia é o fato delas executarem a mesma 
operação, repetidamente, com os mesmos dados (por 
exemplo: mudar a cor do fundo de uma imagem). 
 Para melhorar o desempenho de programas multimídia, a Intel 
incorporou ao conjunto de instruções do Pentium 55C algumas 
capazes de lidar, de uma só vez, com grandes blocos de dados 
– uma instrução, muitos dados = SIMD 
Intel batizou esta extensão do conjunto de instruções de “MMX”, 
significando originalmente “MultiMidia eXtension”. 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
CONCEITOS: 
Arquitetura Superescalar (ou multiescalar): 
Execução fora de ordem, Renomeamento de 
Registradores. 
Tecnologia SIMD (Single Instruction, Multiple Data). 
Início do uso do dissipador de calor ativo (com 
ventoinha) nas UCP Intel. 
 
 
 
 Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
Pentium Pro – novembro de 1995 
Criado para servidores (alto desempenho; núcleo 
RISC, instruções CISC “traduzidas” em micro ops); 
Caches: L1=8+8KB; L2 Integrado (interno): 256 KB 
/ 1 MB funcionando na mesma frequência que UCP; 
Freqüência: 166/ 180/ 200 MHz; FSB: 60 / 66 MHz; 
5,5 milhões de transistores (na UCP); 
Camada de Si: 0,6 micron; 
Socket 8 (387 contatos). 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 Pentium II – maio de 1997 
Mesmo núcleo P6 (era um PPro com L2 externo); 
Em vez de soquete, “Slot 1” (242 contatos); 
Cache Interno (L1): 32 KB, Externo (L2): 512 KB 
Cache L2: 
Fora do encapsulamento, mas no mesmo módulo 
Operando com metade da freqüência do L1 
Freqüência: 233 / 266 / 300 / 333 / 350 / 450 MHz; 
FSB: 66 MHz (até 333 MHz) / 100 MHz (até 450 MHz); 
7,5 milhões de transistores 
Camada de Si: 0,35 micron (até 300 MHz); 0.25 
micron. 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
Vista do módulo e da proteção com 
ventoinha. 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 Pentium III (P6) – fev 1999; Xeon (servidores): Jun 98 
 SSE (Streaming SIMD Extensions) com 70 novas instruções; 
 Cache: L1 = 32 KB / L2: 256 KB-2MB 
 9,5 a 28 milhões de transistores; 450 MHz a 1,4 GHz; 
 Diversas versões (a Tualatin com pipeline de 10 estágios): 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
Nome Camada 
de Si 
(micron) 
Encaixe FSB 
(MHz) 
Freqüência 
(MHz) 
Katmai 0,25 Slot 1 100/133 450 a 600 
Coppermine 0,18 Slot 1/ Socket 370 100/133 500 a 1000 
Tualatin 0,13 Socket 370 133 1133 a 1400 
Versões para Slot 1 e Soquete 370. 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 SSE: aperfeiçoamento da tecnologia SIMD 
SIMD só funcionava para dados do tipo “inteiro” 
porque suas instruções usavam os registradores da 
unidade de ponto flutuante como registradores 
auxiliares. 
SSE: adicionou 8 novos registradores (Regs XMM 0 a 
7) de 128 bits cada; Cada um deles pode armazenar 4 
dados numéricos de ponto flutuante de 32 bits. 
A melhora no desempenho multimídia, sobretudo em 
atividades tipo transmissão de áudio e vídeo pela 
Internet (“streaming áudio e vídeo”) foi significativa. 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
CONCEITO: 
SSE: Streaming SIMD Extensions. 
 
 
 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 Pentium 4: novembro de 2000 
 Nova geração do Pentium (P7), microarquitetura NetBurst; 
Hyper Pipelined Technology: pipeline com 20 estágios, chegando a 
31 estágios na versão Prescott (“press hot”); 
Rapid Execution Engine: ULA opera com o dobro da freqüência 
nominal do microprocessador para compensar perdas dos erros 
frequentes da pipeline demasiadamente longa; 
SSE2/SSE3: Extensão da SSE: 144/+13 novas instruções. 
Execution Trace Cache: micro-ops ficam armazenadas no cache L2; 
evita decodificar se for invocada novamente; 
 42 / 55 milhões de transistores; Camada de Si: 0,18 / 0,13 
micron 
 Freq:1,4-2,8 GHz; FSB 400/533 MHz; 
 Cache:256/512 MB 
Consumo de potência elevadíssimo (P4 EE: 130 W) 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 Pentium 4 HT: Novembro de 2002 
Incorporou a HTT (Hyper Threading Technology), 
marca registrada Intel para “Simultaneous 
Multithreading”; 
55 / 169 (Extreme Edition) milhões de transistores; 
Freq: 3 / 3,73 GHz ; FSB: 400 / 1066 MHz (4 x 266) 
Camada de silício: 0,13 a 0,09 micron (90 nm) 
Cache L2: 512 MB / 2 GB (Extreme Edition) 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 HTT: marca registrada Intel para sua implementação de 
“simultaneous multithreading”. 
 Esta tecnologia faz com que, em determinadas situações, cada 
“pipeline” de um Pentium 4 HT apareça para o sistema como 
uma linha de processamento independente (simulando dois 
processadores “lógicos”). 
 Estas situações são tipicamente: erros de cache, predição de 
ramo errada, execução de rotina dependente de dados. 
 Como estas ocorrências são relativamente comuns, a liberação 
de uma pipeline para o HT é relativamente freqüente. A Intel 
alega um ganho de 30% no desempenho. 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
Conceitos: 
Hyper Pipelined Technology (chegou a 31 estágios; foi 
um erro: dissipava muito calor); 
Rapid Execution Engine (ULA: dobro da freq. da CPU); 
Execution Trace Cache (cache para micro-ops): 
“Simultaneous Multithreading” (para Intel: HTT); 
 
 
 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 A energia dissipada sob a forma de calor em uma 
UCP depende de três fatores: tensão, freqüência 
de operação e resistência interna (todos na razão 
direta); 
 Os processadores antigos eram alimentados com 
tensão de 5 V. Os mais modernos (Core 2) 
chegaram a 1,035 V. Não dá para baixar mais. 
 PORTANTO: para aumentar o desempenho 
aumentando a freqüência é preciso baixar a 
resistência 
 E para baixar a resistência é preciso reduzir a 
espessura da camada de Silício… 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 O processo de fabricação dos microprocessadores 
consiste na gravação por processo fotográfico do 
circuito dos núcleos em uma placa circular de Silício 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 Cada transistor é gerado pela deposição de impurezas 
microscópicas sobre o silício. Em camadas de silício de 
30 nm de espessura (tecnologia experimental, 
atualmente as menores espessuras fabricadas são de 
65 nm e 45 nm), a largura da “porta” chega a 15 nm 
(microfotografia 5). 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 Estudos indicam que se a espessura da porta 
(base) se reduzir até cerca de 5 nm (o que,mantido o ritmo atual de evolução da tecnologia 
de fabricação, deverá ocorrer em pouco mais de 
dez anos), fonte e dreno (coletor e emissor) 
ficarão tão próximas que o silício entre elas não 
conseguirá funcionar como isolante e a corrente 
fluirá mesmo que não haja tensão na porta 
(fenômeno denominado “tunneling”). 
PORTANTO: o aumento do desempenho pelo 
aumento da freqüência está próximo do limite. 
SOLUÇÃO: processamento paralelo (núcleos 
múltiplos) 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
Pentium D: maio de 2005 
Ainda usando a microarquitetura Netburst, variantes 
Smithfield e Presler, sem HT; 
Dois núcleos independentes (na verdade, duas UCPs) 
no mesmo encapsulamento; 
Freq: 2,8 a 3,6 GHz ; FSB: 800 MHz 
Nr. transistores: 230 (Smithfield)/ 376 milhões 
(Presler); 
Camada de Si: 90 nm (Smithfield) / 65 nm (Presler) 
Cache L2: 2 MB 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 Intel Core 2 Duo – julho de 2006 
Baseada revisão Yonah da P6, usada no Pentium M, 
devido ao menor consumo de energia (conceito de 
“performance per watt”). 
Pipeline de 14 estágios por núcleo; 
Cache L1: 64 KB por núcleo. 
Cache L2 (2MB-4MB)compartilhado pelos núcleos. 
Freq: 1,33 a 3,2 GHz; FSB: 800 / 1066 MHz 
Nr. de transistores: 167 a 586 milhões 
Camada de Si: 65 nm/45nm. 
Uso de patamares (“steppings”) de consumo de 
potência. 
Núcleos mútiplos (2 ou 4) integrados e interagindo. 
Execute Disable Bit. 
Suporte a virtualização. 
 Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 Na arquitetura de Von Neumann, dados e instruções compartilham 
o mesmo espaço de memória; 
 Isto pode ser inconveniente se por acaso ou por malícia um dado 
for confundido com uma instrução (e “executado”); 
 A tecnologia NX bit segrega dados de instruções e impede que 
qualquer código armazenado no trecho dedicado a dados possa 
ser executado; 
 O bit NX (não executável) é o de ordem 63 (o mais significativo) 
de cada entrada em uma tabela de páginas (“table page”). UCPs 
que usam esta tecnologia armazenam código em páginas cujas 
entradas têm o bit 63 valendo zero. Se ponteiro de instruções 
apontar para um endereço começando em “um”, o sistema recusa. 
 Esta tecnologia já era adotada comumente em máquinas de 
grande porte e processadores como Power PC e Itanium. Nos 
micros de mesa, foi adotada antes pela AMD. 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 Virtualização é a capacidade de permitir que 
diferentes sistemas operacionais rodem 
simultaneamente em um mesmo computador de 
forma segura e eficiente; 
 Ela usa o modo protegido para criar uma ou 
mais máquina(s) virtual(is) para instalar o(s) 
novo(s) sistema(s); 
 Para funcionar, os dispositivos de E/S precisam 
ser emulados por software e algumas instruções 
têm que ser “traduzidas”; 
 A Intel e AMD implementaram “extensões” (Intel 
VT-x e AMD-V) que facilitam esta “tradução”. 
 Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
Conceitos: 
Mais de um núcleo; independentes 
porém interagindo entre si; 
Desempenho referido à potência 
consumida (“performance per watt”); 
Consumo de potência em patamares 
(“steppings”); 
Execute Disable Bit ou NX bit (No 
eXecute bit); 
Suporte a Virtualização. 
 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 Intel Core i7 – dezembro de 2008 
Nehalem: concebida desde o início para núcleos múltiplos 
(Core i7 “Gulftown”: março 2010, 6 núcleos). 
 Cache L1: 256 KB por núcleo. 
 Cache L2 (4MB-12MB)compartilhado pelos núcleos. 
HyperThreading (não usada desde Netburst); 
 Freq: 1,07 a 3,33GHz; QPI: 800 / 1333 MHz; 
Nr. de transistores: 781 milhões e mais; 
 Camada de Si: 45 nm/32nm. 
Núcleos mútiplos (2 / 4 / 6 / ...) integrados e interagindo. 
 Substituição do Barramento Frontal (FSB) pela conexão 
direta com memória (QPI de “Quick Path Interconect”). 
Ajuste dinâmico da frequência (“TurboBoost”). 
 Inclusão de um Coprocessador Gráfico na UCP (“Clarkdale”, 
jan 2010); 
 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 Processadores se comunicam 
através de um barramento (o 
FSB ou “Barramento 
Frontal”) com um CI auxiliar 
(“North bridge) que abriga o 
controlador da memória e se 
comunica com um segundo 
CI (“South bridge) que 
controla todos os dispositivos 
de E/S, inclusive memória 
secundária. 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 Os processadores se comunicam diretamente com os 
controladores da memória; Há apenas um CI auxiliar 
que controla todos os dispositivos de E/S e memória 
secundária. 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 Em um processador multinuclear a demanda sobre os diversos 
núcleos não é equilibrada. Por vezes um dos núcleos recebe uma 
carga de processamento muito maior que os demais; 
 Nestas ocasiões a UCP opera globalmente muito abaixo de seus 
limites térmicos e elétricos (baixa demanda sobre muitos núcleos, 
alta apenas sobre poucos); 
 Quando isso ocorre a tecnologia TurboBoost aumenta a frequência 
de operação do núcleo que recebe maior carga em incrementos 
de 133 MHz em rápidos intervalos até que os limites globais da 
UCP sejam alcançados. E, se ultrapassados, reduz na mesma 
proporção até que voltem a se equilibrar. 
 O “TurboBoost” funciona como se fosse um “overclock” consentido 
apenas do núcleo que suporta demanda máxima. 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 Algumas variantes da microarquitetura Nehalem 
(Clarkdale e Arrandale) integram um coprocessador 
gráfico (GPU, de “Graphics Processing Unit”) 
diretamente na UCP (como o i486 integrou um 
coprocessador matemático até então fornecido 
separadamente). 
 Esta GPU opera com frequência diferente da UCP (de 
500 MHz a 900 MHz) e melhora extraordinariamente o 
desempenho do sistema quando este último recebe 
uma carga elevada de processamento gráfico. 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 ... à margem da disciplina, apenas para evitar confusões. 
Não confundir marca (Pentium, Core, Xeon) com microarquitetura (P6, 
Netburst, Core, Nehalem) ou com suas variantes (Tualatin, Yonah.../ 
Willamettte, Foster... /Merom, Conroe... / Clarksfield, Arrandale...). No 
conjunto, formam um emaranhado de denominações sem qualquer lógica 
ou sentido que só interessa a quem pretende se especializar em 
microprocessadores ou aos vendedores de produtos Intel. Mais informações 
em Nova Estrutura da Marca Intel I: Arquitetura e Plataforma 
O Core Duo (núcleo duplo) lançado em janeiro de 2006, assim como o Core 
Solo (núcleo único), de fevereiro de 2006, não usavam microarquitetura 
Core, mas a variante Yonah da P6. O primeiro membro da microarquitetura 
Core foi o Core 2 duo lançado em junho de 2006. 
 Centrino e VPro não são UCPs, mas plataformas. 
 Alguns modelos, como Celeron, Pentium M, Itanium, Atom e outros, não 
foram mencionados por não implicarem alterações conceituais na 
microarquitetura. 
 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo 
 
 
 
Prof. Benito Piropo Da-Rin 
Arquitetura, Organização e Hardware de Computadores - Prof. B. Piropo