Sistemas Digitais II - Poli - P2 - 2015 - EC3 (grade horária reformulada)

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Resolução
I)	
  Correta,	
  o	
  MUX1	
  amostra	
  na	
  borda	
  de	
  subida	
  fazendo	
  R<=M,	
  e	
  o	
  MUX2	
  na	
  descida	
  (inversor)	
  fazendo	
  S<=R.
MUX1 MUX2II)	
  Correta,	
  basta	
  extrair	
  as	
  equações.
III)	
  Incorreta,	
  se	
  respeitarmos	
  os	
  tempos	
  de	
  propagação	
  do	
  multiplexador,	
  não	
  há	
  estado	
  instável.
O	
  circuito	
  ao	
  lado	
  é	
  a	
  expansão	
  dos	
  multiplexadores	
  para	
  sua	
  estrutura	
  interna	
  e	
  pode	
  ajudar	
  a	
  compreensão	
  do	
  circuito.
Catálogo
Figura 2
Pergunta [bca2] [1 ponto] Sabe-se que um circuito CMOS dissipa uma quantidade relevante de energia ao ser ligado
ou desligado. A Figura 2, adaptada de (Chow et al., 1996)1, mostra um exemplo de particionamento de máquina
de estados, onde uma máquina M é decomposta em duas máquinas M1 e M2, com o objetivo de economizar energia
desligando-as ou ligando-as conforme a necessidade. As situações possíveis são: M1 e M2 ligadas, permitindo a
transição entre as máquinas, M1 ligada e M2 desligada, M1 desligada e M2 ligada, ambas permitindo somente a
operação da máquina que está ligada, e finalmente ambas desligadas. Considere as afirmações sobre o particionamento
proposto:
I O particionamento economizará energia somente se as transições entre as máquinas forem pouco comuns.
II O particionamento não altera o número de flip-flops utilizados e há 3 sinais trocados entre M1 e M2.
III A máquina M tem uma entrada, duas saídas e é do tipo Moore.
Estão corretas (marque somente uma alternativa):
A I B II C III D I e II E II e III F I e III
1ACM Transactions on Design Automation of Electronic Systems, V. 1, N. 3, Julho de 1996, P. 315–340
I)	
  Correta,	
  se	
  houverem	
  muitas	
  transições	
  entre	
  as	
  máquinas,	
  ambas	
  Nicarão	
  ligadas	
  (sem	
  economia)	
  ou	
  serão	
  ligadas	
  e	
  desligadas	
  muitas	
  vezes	
  (pode	
  até	
  mesmo	
  exigir	
  mais	
  energia	
  para	
  operar).II)	
  Incorreta,	
  o	
  particionamento	
  altera	
  o	
  número	
  de	
  FFs.	
  M	
  usa	
  3	
  FFs,	
  enquanto	
  se	
  particionadas	
  (para	
  poder	
  ligar	
  ou	
  desligar	
  individualmente)	
  M1	
  e	
  M2	
  usam	
  2	
  FFs	
  cada,	
  totalizando	
  4	
  FFs.III)	
  Incorreta,	
  a	
  máquina	
  é	
  Mealy.
Catálogo
Figura 3
Pergunta [etm1] [1 ponto] Considere as seguintes afirmações sobre a descrição VHDL da entidade circuito da
Figura 3:
I O circuito é um contador módulo 6, onde a saída Q nunca apresenta o valor binário 101 (5) e seu sinal RCO é
ativado uma vez durante o ciclo de contagem.
II O tipo UNSIGNED é usado no lugar do tipo STD_LOGIC_VECTOR para a descrição de valores numéricos sem sinal
e utilização de operadores aritméticos. Este tipo é implementado pela biblioteca std_logic_arith especificada
na linha 3.
III Os sinais CLR_L, ENT e ENP são usados para controlar a mudança dos valores da saída Q. Estes sinais são ativos
em ALTO, BAIXO e ALTO, respectivamente.
Estão corretas (marque somente uma alternativa):
A I e II B II e III C I e III D todas E somente I
Catálogo
Pergunta [etm2] [1 ponto] Considere as afirmações abaixo sobre os contadores:
I Um contador assíncrono, ou ripple counter, é organizado como um conjunto de flip-flops interligados entre si.
Uma das ligações diz respeito aos sinais de clock de cada flip-flop. Neste tipo de contador cada sinal de clock é
gerado a partir da combinação lógica das saídas dos outros flip-flops referentes aos bits menos significativos.
II Um contador síncrono tem como característica principal a não ocorrência de estados transitórios na saída devido
ao fato de todos os flip-flops internos serem atualizados na mesma borda do sinal de clock. Este fato permite
que os bits de saída de contagem possam ser usados para a deteção de um valor específico sem a necessidade de
eliminação de pulsos espúrios (glitches).
III O projeto de um contador que apresenta uma sequência de contagem diferente do código binário pode ser
realizado através de um diagrama de transição de estados usando o método de síntese apresentado em sala de
aula. Isto pode ser justificado pelo fato de que um contador síncrono é um tipo especial de circuito sequencial.
IV Os contadores com registradores de deslocamento, como os contadores em anel e os contadores Johnson, podem
ter os seus ciclos de contagem alterados em função do valor inicial da contagem. Por exemplo, um contador em
anel de 4 bits pode apresentar uma contagem com módulos 1, 2 ou 4. Já os contadores Johnson de 3 bits podem
apresentar contagem com módulos iguais a 2 ou 6.
V Um contador assíncrono ou ripple counter que apresenta uma sequência de contagem segundo o código Gray
pode ser considerado um circuito sequencial de modo fundamental porque suas saídas variam apenas de 1 bit a
cada borda do sinal de clock.
Estão corretas (marque somente uma alternativa):
A I, II e III B I, III e V C III, IV e V D I e III E todas
assíncrono	
  (correção	
  feita	
  no	
  quadro)
Catálogo
Figura 4
Pergunta [plpc1] [1 ponto] Considere as seguintes afirmações sobre o circuito da Figura 4:
I Trata-se de um registrador síncrono, com entrada em série, saídas em série (Q0) e paralela (Q3Q2Q1Q0), e carga
paralela;
II Para realizar uma carga paralela assíncrona, deve-se seguir as seguintes etapas: (i) executar um reset em todos
os flip-flops; (ii) habilitar os sinais de enable e os PE s que devem receber 1 (um) nas respectivas saídas Qn;
III Para realizar uma carga assíncrona, deve-se seguir as seguintes etapas: (i) habilitar o sinal de enable; (ii) colocar
os valores 1 (um) ou 0 (zero) a serem carregados nas entradas PE s correspondentes as respectivas saídas Qn.
Estão corretas (marque somente uma alternativa):
A As afirmações I e II são verdadeiras
B As afirmações I e III são verdadeiras
C Somente a afirmação I é verdadeira
D Somente a afirmação II é verdadeira
E Somente a afirmação III é verdadeira
Catálogo
Figura 5
Pergunta [plpc2] [1 ponto] Considere as seguintes afirmações sobre o código VHDL da Tabela 5:
I Trata-se de um registrador síncrono, de 8 bits com clear assíncrono, sinal de enable para o clock e para a saída,
e saída tri-state;
II Pode-se afirmar que este bloco lógico é sensível a borda de subida e estará habilitado somente quando o sinal de
entrada CLKEN estiver em nível lógico 1 (um);
III Pode-se afirmar que este bloco lógico executa um reset assíncrono quando o sinal de entrada CLR_L estiver em
nível lógico 0 (zero).
Estão corretas (marque somente uma alternativa):
A Todas as afirmações são verdadeiras
B Somente as afirmações I e II são verdadeiras
C Somente as afirmações I e III são verdadeiras
D Somente as afirmações II e III são verdadeiras
E Somente a afirmação I é verdadeira
F Somente a afirmação II é verdadeira
G Somente a afirmação III é verdadeira
Catálogo
Pergunta 7 [4 pontos] Supõe-se que os bits de uma cadeia são recebidos por meio de duas variáveis de entrada x2x1
e fornecidos aos pares x2x1 na mesma borda de subida do clock, a partir de um determinado estado inicial A e que
o processo todo é isento de pulsos espúrios (glitches). Pede-se que seja implementada uma FSM do tipo Mealy que
realize a detecção do recebimento da sequência de entrada de 4 pares de bits x2x1, composta pelo par x2x1 = 01,
seguido novamente pelo mesmo par x2x1 = 01, em seguida pelo par x2x1 = 11, e finalmente sucedido pelo par
x2x1 = 00.
(a) [1 ponto] Solicita-se que seja implementado o fluxograma ASM da FSM.
Para uso do prof.: 0 1 2 4 6 10
(b) [1 ponto] Solicita-se a obtenção do diagrama de transição de estados da FSM. Recomenda-se o uso de uma
única aresta direcionada (flecha) para vários pares de entradas que provoquem a mesma evolução deestados.
Para uso do professor: 0 1 2 4 6 10
Veja	
  resolução	
  da	
  Pergunta	
  7	
  no	
  anexo.
Veja	
  resolução	
  da	
  Pergunta	
  7	
  no	
  anexo.
Catálogo
(c) [2 pontos] Solicita-se a realização da síntese da FSM do diagrama de transição de estados do ítem 7(b) pelo
método de obtenção da tabela de transição de estados-saída, com a derivação das equações de excitação e de saída
e a correspondente minimização destas usando-se Mapas de Karnaugh (recomenda-se codificação de estados: A=00,
B=01, C=11, D=10). Finalmente pede-se o desenho do diagrama lógico.
Para uso do professor: 0 1 2 4 6 10 20Veja	
  resolução	
  da	
  Pergunta	
  7	
  no	
  anexo.
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