Circuitos Digitais 1ed Solucao exercicios

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Soluções dos Exercícios
Capítulo 2
1.
a. 0101,0010 0101BCD8421
b. 5,28
c. 5,25
d. 5,4H
e. 303,046875
f. 12F,0C16
g. 0011 0000 0011, 0000 0100 0110 1000 0111 0101BCD8421
h. 10110011011Gray
i. 100101101102
j. 1206
k. 22668
l. 4B616
m. 10100101,111011112
n. 165,93359375
o. 245,7368
p. 0001 0110 0101,1001 0011 0011 0101 1001 0011 0111 0101BCD8421
q. AD,0CCC16
r. 255,03148
s. 10101101,000012
t. 11111011,00001Gray
u. 0001 0111 0011,0000 0101BCD8421
2 CIRCUITOS DIGITAIS • ANÁLISE E SÍNTESE LÓGICA: APLICAÇÕES EM FPGA 
2. 20340
3. 8
4. Deslocar à esquerda é equivalente a dividir por 2 Deslocar à direita é equivalente a 
multiplicar por 2.
5. 123 = 11110112 = 0001 0010 0011BCD
12 = 11002 = 0001 0010BCD
1450 = 101101010102 = 0001 0100 0101 0000BCD
6.
Decimal
BDC4321
RSTU
0 0000
1 0001
2 0010
3 0100
4 1000
5 1001
6 1010
7 1100
8 1101
9 1110
7. Não é possível implementar o código BCD6411, pois não há como representar os va-
lores 3 e 9. Também é possível implementar o código BCD4211, pois não há como 
representar o valor 9.
8. 9 + 8 = 11: Pentadecimal (0 a 14)
Octal: 7 + 7 = 16
9. Não é possível converter 487,038, pois não existe o dígito 8 no código octal.
10. A idade real é 32 anos.
Soluções dos Exercícios 3
Capítulo 3
1. 
A
YXWZA ++= 
XB= 
1)())(( 22212122121 =+++=+++= XXXXXXXXXXXC 
0=D 
YXE = 
321 AAAF = 
ABCG= 
ABH = 
CDBAI ++= 
YZXJ += 
CABAK += 
DBCL += 
AM = 
CBAN ++= 
ZXYO += 
CBAP ++= 
ZYXZYXQ ++== 
CBAR ++= 
3XS = 
ZYWZYXWXT ++= 
2ZU = 
0=V 
ACBX )( += 
1=+++= BAABBABAY 
121212121 =+++=++= XXXXXXXXZ 
CABW = 
2. B = Bateria descarregada, O = Oxigênio baixo, A = Água baixa
 )( BAOAOBOAOOBABOEmergir +=+=++=
4 CIRCUITOS DIGITAIS • ANÁLISE E SÍNTESE LÓGICA: APLICAÇÕES EM FPGA 
3. SANXLMRSSNAMLXRYXSTZF =+++++++= )()(
4. Simplifique as seguintes expressões:
YWA= 
)( WZYAXB ++= 
yxC += 
5. C = x + y + z
Capítulo 4
1. As expressões a seguir são iguais? Prove!
a. 
=
=
F1
F1 )()()()( CBCBACBCBACBACBA +++=⊕+⊕ 
BCACBACBACAB +++ 
b. = ��� )(())(()()()()( AC)CABABACACAABBAC ABACAB A +++++=+
 CBACBACABCBA +++=
�F2
2. i A B C F1 F2
0 0 0 0 1 0
1 0 0 1 0 1
2 0 1 0 0 1
3 0 1 1 1 0
4 1 0 0 0 0
5 1 0 1 1 1
6 1 1 0 1 1
7 1 1 1 0 0
F1 = ))()()(( CBACBACBACBA ++++++++
F2 = ))()()(( CBACBACBACBA ++++++++
3. ∑= )6,5,3,0(1 mF e ∏= )7,4,2,1(1 MF
∑= )6,5,2,1(2 mF e ∏= )7,4,3,0(2 MF 
4. BCACBACBACABBCACBACBACABF ...1 =+++= 
CBACBACABCBACBACBACABCBAF ...2 =+++= 
Soluções dos Exercícios 5
5. CBACBACBACBABCACBACBACABF +++++++++++=+++=1 
CBACBACBACBACBACBACABCBAF +++++++++++=+++=2 
6. 0122301230123012301230123 AAAAAAAAAAAAAAAAAAAAAAAAAC +=++++=
7. 
a. CBACABCBACABCBACABG ..1 =++=++= 
CBCABACBACABCBACABG +++++=++=++=1
b. ACACG ==2 
CAACACG +===2
8. i A B C G1 G2
0 0 0 0 0 0
1 0 0 1 0 0
2 0 1 0 1 0
3 0 1 1 0 0
4 1 0 0 0 0
5 1 0 1 1 1
6 1 1 0 1 0
7 1 1 1 1 1
2G
1G∑= )7,6,5,2(1 mG e ∏= )4,3,1,0(M
∑= )7,5(2 mG e ∏= )6,4,3,2,1,0(M
9. A B C Apresentado Questionado
0 0 0 1
0 0 1 1
0 1 0 0
0 1 1 0 0
1 0 0 0
1 0 1 0
1 1 0 1
1 1 1 0 0
Sim, pois não há conflito.
6 CIRCUITOS DIGITAIS • ANÁLISE E SÍNTESE LÓGICA: APLICAÇÕES EM FPGA 
10. 4 321 LLL21 LLL +431432 LLLLLLBomba ++=
11. 
a. )15,13,11,9,7,5()( ∑=+++= mABCDDCBDBABAG
b. )7,6,5,3,2,1(∑= mH
)7,5(. ∑= mHG
)15,13,11,9,7,6,5,3,2,1(∑=+ mHG
12. A B C Luz
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 0
1 1 0 0
1 1 1 1
ABCCBACBACBALuz +++=
13. MIC MP3 FM C1 C2 C3
0 0 0 0 0 0
0 0 1 0 0 1
0 1 0 0 1 0
0 1 1 0 1 0
1 0 0 1 0 0
1 0 1 1 0 0
1 1 0 1 0 0
1 1 1 1 0 0
S1
S2S1
C
C
S3S2S1C
=
=
=
1
2
3
Soluções dos Exercícios 7
14. A3 A2 A1 A0 C1
0 0 0 0 0
0 0 0 1 0
0 0 1 0 0
0 0 1 1 0
0 1 0 0 0
0 1 0 1 0
0 1 1 0 0
0 1 1 1 0
1 0 0 0 0
1 0 0 1 0
1 0 1 0 1
1 0 1 1 1
1 1 0 0 1
1 1 0 1 1
1 1 1 0 1
1 1 1 1 1
 1323 AAAANão BCD +=
15. 
543542532432
541531431521421321
mmmmmmmmmmmm
mmmmmmmmmmmmmmmmmmSim
+++
++++++=
16. 
A B F = A ⊕ B 
0 0 0
0 1 1
1 0 1
1 1 0
Se A = 0, F = B e se A = 1, F = B. Assim, A funciona como controle da inversão/não-
-inversão de B.
17. GA GB GC GD A B C D
0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 1
0 0 1 0 0 0 1 0
0 0 1 1 0 0 1 0
0 1 0 0 0 1 0 0
0 1 0 1 0 1 0 0
0 1 1 0 0 1 0 0
0 1 1 1 0 1 0 0
1 0 0 0 1 0 0 0
1 0 0 1 1 0 0 0
1 0 1 0 1 0 0 0
1 0 1 1 1 0 0 0
1 1 0 0 1 0 0 0
1 1 0 1 1 0 0 0
1 1 1 0 1 0 0 0
1 1 1 1 1 0 0 0
8 CIRCUITOS DIGITAIS • ANÁLISE E SÍNTESE LÓGICA: APLICAÇÕES EM FPGA 
AGA=
BAGGB=
CBA GGGC =
DCBA GGGGD=
18. A B C D X1 X2 X3 X4 X5 X6
0 0 0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 0 0 1
0 0 1 0 0 0 0 0 1 0
0 0 1 1 0 0 0 1 0 1
0 1 0 0 0 0 1 0 0 0
0 1 0 1 0 0 1 0 0 1
0 1 1 0 0 0 1 0 1 0
0 1 1 1 0 1 0 1 0 1
1 0 0 0 1 0 0 0 0 0
1 0 0 1 1 0 0 0 0 1
1 0 1 0 1 0 0 0 1 0
1 0 1 1 1 0 0 1 0 1
1 1 0 0 1 0 1 0 0 0
1 1 0 1 1 0 1 0 0 1
1 1 1 0 1 0 1 0 1 0
1 1 1 1 1 0 1 0 1 0
AX =1
BCDAX =2
DBCBABX ++=3
DCBCDAX +=4
ABCDCX +=5
DCDBDAX ++=6
19. GA GB A B C
0 0 0 0 0
0 1 0 1 1
1 0 1 1 0
1 1 1 0 1
GBC
GBGAGBGAB
GAA
=
+=
=
Soluções dos Exercícios 9
20. A B C D FA FB FC FD
0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 1
0 0 1 0 0 0 1 0
0 0 1 1 0 0 1 0
0 1 0 0 0 1 0 0
0 1 0 1 0 1 0 0
0 1 1 0 0 1 0 0
0 1 1 1 0 1 0 0
1 0 0 0 1 0 0 0
1 0 0 1 0 0 0 1
1 0 1 0 1 0 0 0
1 0 1 1 0 0 1 0
1 1 0 0 1 0 0 0
1 1 0 1 0 0 0 1
1 1 1 0 1 0 0 0
1 1 1 1 1 0 0 0
D
B
ACDFA +=
FB=
DCBCBAFC +=
DCBDCAFD +=
21. 
a. �A BABABAB ⊕=+=
b. �=+=⊕ BAABBA A B
c. ��A =+= ABBAB A B
d. �=+=⊕ BAABBA A B
e. � =+= ⊕BAABBA A B
f. =+= ⊕⊕ BAABBA A B
10 CIRCUITOS DIGITAIS • ANÁLISE E SÍNTESE LÓGICA: APLICAÇÕES EM FPGA 
Capítulo 5
1. 
CABACR ++=
ABCCBACBACBAS +++=
ACDABDDBT ++=
ADBAU +=
BDV =
BDCBBAX ++= 
DBCADCBADY ++=
DCBDZ +=
ECBFCBFEDBAFDCBFEBAFEDBW +++++=
2. 
CABCBAR +=
CABCBABCACBAS +++=
DCBDBDAT ++=
BADAU +=
DBV +=
DBCBAX +=
DCBACDADAY +++=
DCDBZ +=
CBAABDFCDBEFEBCFCBFEBW ++++++=
3. 
))()()()()()(( CBADBAFDCFEBECBFCBFEBW ++++++++++++++=
))(( CBACBAR ++++=
))()()(( CBACBACBACBAS ++++++++=
))()(( DCBDBDAT ++++=
))(( BADAU ++=
BDV =
))(( DCBBAX +++=
))()()(( DCBADCADAY +++++=
))(( DCDBZ ++=
Soluções dos Exercícios 11
4. 
∏= ,,,,,,,,,,,,,,,,,,,,,,,,,(MW 38373635343331302928272624201615141310765321 
)63,62,61,60,59,58,57,56,52,48,47,46,45,44,42,39
),,,,,,,,,,,,,,,,,,,,,,(mW 555453515049434140322523222119181712119840∑= e
)15,13,7,5(∑= mV e ∏= )14,12,11,10,9,8,6,4,3,2,1,0(MV
)15,13,11,9,7,6,5,4(∑= mU e ∏= )14,12,10,8,3,2,1,0(MT 
)15,13,11,10,8,2,0(∑= mT e ∏= )14,12,9,7,6,5,4,3,1(MT 
)7,5,4,3,2,1(∑= mR ∏= )6,0(MR
)7,4,2,1(∑= mS ∏= )6,5,3,0(MS
)15,13,12,7,5,4,3,2,1,0(∑= mX ∏= )14,11,10,9,8,6(MX
)15,13,11,9,6,5(∑= mY ∏= )14,12,10,8,7,4,3,2,1,0(MY
)15,14,13,10,7,6,5,2(∑= mZ ∏= )12,11,9,8,4,3,1,0(MZ
5. CD 00 01 11 10 CD 00 01 11 10 CD 00 01 11 10 
00 0 0 0 0 00 0 0 0 0 00 0 0 0 0 
01 0 1 1 1 01 0 1 1 0 01 0 1 1 0 
11 0 0 1 1 11 0 1 1 0 11 0 1 1 0 
10 0 1 0 0 10 0 1 0 0 10 0 0 0 0 
U.Y U.Z V.Z 
6. 
CD 00 01 11 10 CD 00 01 11 10
 00 1 1 1 1 00 1 0 0 1 00 1 0 0 1 
 01 1 1 1 0 01 0 1 1 1 01 0 1 1 0 
 11 1 1 1 1 11 0 0 1 1 11 0 1 1 1 
 10 1 0 0 1 10 1 1 0 1 10 1 0 0 1 
T+V
CD 00 01 11 10 
T+X T+Y
AB AB AB
7. 
a. BACAZ +=
b. 1=N
c. DBADCBCBAY ++=
d. 0=E
e. 2131 AAAAW +=
f. YXWZM ++=
g. AY =
h. CBAL ++=
i. 1=G
j. )( CABAH +=
k. 2ZD=
12 CIRCUITOS DIGITAIS • ANÁLISE E SÍNTESE LÓGICA: APLICAÇÕES EM FPGA 
8. ABD+ABCDCBCBK ++=
9. 
AGA=
BAGGB=
CBA GGGC =
DCBA GGGGD=
10. 
GAA=
GBGAGBGAB +=
GBC =
11. 
CBDFA += AFB =
 AB AB 
CD 00 01 11 10 CD 00 0111 10
 00 - - 1 1 00 - 1 0 - 
 01 - - 0 0 01 - 1 0 - 
 11 - - 1 0 11 - 1 0 - 
 10 - - 1 1 10 - 1 0 - 
BACF = AD+ CAFD =
CD 00 01 11 10
00 - - - - 00 - - - - 
01 - - - - 01 1 0 1 1
11 1 0 0 1 11 0 0 0 0
10 1 0 0 0 10 - - - - 
CD 00 01 11 10 
AB AB
12. Não BCD 1323 AAAA +=
13. AX =1
BCDAX =2
DBCBABX ++=3
DCBCDAX +=4
ABCDCX +=5
DCDBDAX ++=6
14. 321421431432 LLLLLLLLLLLLBomba +++=
15. ABCCBACBACBALuz +++=
Soluções dos Exercícios 13
Capítulo 6
1. 
ADACABH ++= BCDCAG +=
CD 00 01 11 10 CD 00 01 11 10 
 00 - 0 1 0
 01 - 0 - 1
 11 0 0 - 1
00 - 0 1 1 
01 - 0 - 0 
11 0 1 - 0 
10 - 1 - 0 10 - 0 - 1
AB AB
CABCACDBE +++=ACDDCBDCBF ++=
00 - 1 0 1 
01 - 1 - 0 
11 0 1 - 1 
10 - 0 - 1 
AB AB 
CD 00 01 11 10 CD 00 01 11 10
00 - 0 0 1
01 - 1 - 0
11 0 0 - 1
10 - 0 - 0
2. 
GFHD += FGEGHC +=
FE 00 01 11 10 FE 00 01 11 10
00 0 0 1 1
01 0 0 - 1
11 0 1 - 1
10 - - - -
HG HG
00 0 1 1 0 
01 1 1 - 0
11 1 0 - 0
10 - - - -
HEEFGEHB ++= EFGFGEGA ++=
FE 00 01 11 10FE 00 01 11 10
00 1 1 0 0
01 0 1 - 1
11 0 0 - 1
10 - - - -
HG HG
00 1 0 0 1
01 0 1 - 0
11 1 0 - 1
10 - - - -
3. 
DCBADACABCBAH ++++= DBABCDCAABCBAG ++++=
CD 00 01 11 10 CD 00 01 11 10
00 1 0 1 0
01 1 0 1 1
11 0 0 1 1
10 1 0 1 1
AB AB
00 1 0 1 1
01 1 0 1 0
11 0 1 1 0
10 1 1 1 0
14 CIRCUITOS DIGITAIS • ANÁLISE E SÍNTESE LÓGICA: APLICAÇÕES EM FPGA 
ABCACDDCBDCBDBACBAF +++++= BDACDBCAE +++=
AB AB
CD 00 01 11 10
00 1 1 0 1
01 1 1 1 0
11 0 1 1 1
10 1 0 1 1
CD 00 01 11 10
00 1 0 0 1
01 1 1 1 0
11 0 0 1 1
10 1 0 1 0
EFGFHD ++= HGEFFGEGHC +++=
00 0 1 1 0 
01 1 1 1 0 
11 1 0 1 0 
10 1 1 1 1 
HG HG
FE 00 01 11 10 FE 00 01 11 10
00 0 0 1 1
01 0 0 1 1
11 0 1 1 1
10 1 1 1 1
HFHEEFGEHB +++= EFHFEFGFGEGA ++++=
00 1 0 0 1 
01 0 1 1 0 
11 1 0 1 1 
10 1 1 1 1 
HG HG
FE 00 01 11 10 FE 00 01 11 10
00 1 1 0 0
01 0 1 1 1
11 0 0 1 1
10 1 1 1 1
4. 
ACDABX +=
DW=
ABCDY ++=
AB AB
CD 00 01 11 10 CD 00 01 11 10
00 - 0 1 0 00 - 0 0 1
01 - 0 - 0 01 - 0 - 1
11 0 0 - 1 11 0 1 - 0
10 - 0 - 0 10 - 0 - 1
DCDCZ += CDDCW +=
AB AB
CD 00 01 11 10 CD 00 01 11 10
00 - 0 0 0 00 - 1 1 1
01 - 1 - 1 01 - 0 - 0
11 0 0 - 0 11 0 0 - 0
10 - 1 - 1 10 - 1 - 1
Obs: As três primeiras linhas do ASCII valem 011 para os valores entre 0 e 9.
Soluções dos Exercícios 15
5. 
Entrada
Selecionada
Saídas
Y3 Y2 Y1 Y0
X0 1 1 1 1
X1 1 1 1 0
X2 1 1 0 1
X3 1 1 0 0
X4 1 0 1 1
X5 1 0 1 0
X6 1 0 0 1
X7 1 0 0 0
X8 0 1 1 1
X9 0 1 1 0
Y3= X0 + X1 + X2 + X3 + X4 + X5 + X7+ X6
Y2= X0 + X1 + X2 + X3 + X8 + X9
Y1= X0 + X1 + X4 + X5 + X8 + X9
Y0= X0 + X2 + X4 + X6 + X8
6. 
 
D
C
B
A
Vcc
0 1 2 3 4 5 6 7 8 9 * #
Valido
16 CIRCUITOS DIGITAIS • ANÁLISE E SÍNTESE LÓGICA: APLICAÇÕES EM FPGA 
7. 
ZinZin Zout
BCD
XS3
MSB
ZinZin Zout
BCD
XS3
ZinZin Zout
BCD
XS3
ZinZin Zout
BCD
XS3
LSB
0 1
Zin = 0 Decodificador não deve mostrar 0.
Zin = 1 Decodificador deve mostrar 0.
Zout = Zin + 0
Entradas Saídas
Zin D C B A a b c d e f g
0 0 0 1 1 1 1 1 1 1 1 1
1 0 0 1 1 0 0 0 0 0 0 1
– 0 1 0 0 1 0 0 1 1 1 1
– 0 1 0 1 0 0 1 0 0 1 0
– 0 1 1 0 0 0 0 0 1 1 0
– 0 1 1 1 1 0 0 1 1 0 0
– 1 0 0 0 0 1 0 0 1 0 0
– 1 0 0 1 0 1 0 0 0 0 0
– 1 0 1 0 0 0 0 1 1 1 1
– 1 0 1 1 0 0 0 0 0 0 0
– 1 1 0 0 0 0 0 0 1 0 0
CDZinCBAABDa ++=
CDZinBCb +=
CDZinABCc +=
CDZinADBCBAABDd +++=
CDZinCBAe ++=
CDZinABBDf ++=
 CDZinADBABDg ++=
Soluções dos Exercícios 17
8. S0
S1
S2
S3
S4
S5
S6
S7C
B
A F
Decodificador
4 para 16
D
S8
S9
S10
S11
S12
S13
S14
S15
9. Decodificador 3x8 utilizando um DEMUX 1x8? Sim, com entrada de dados ligada 
em 1. Contrário? Não.
10. 
 
S0
MUX 
2x1
MUX 
2x1 YB
YA
A0
A1
B0
B1
S
MUX 
2x1
MUX 
2x1 YD
YC
C0
C1
D0
D1
18 CIRCUITOS DIGITAIS • ANÁLISE E SÍNTESE LÓGICA: APLICAÇÕES EM FPGA 
11. 
 
MUX 
4x1
MUX 
4x1 YB
YA
A0
A1
B0
B1
S
MUX 
4x1
MUX 
4x1 YD
YC
C0
C1
D0
D1
0
12. 
MUX 
4x1
MUX 
4x1
MUX 
4x1
Y
AA
B
C
D
E
F
G
H
S1 S0
S1 0
MUX 
4x1
MUX 
4x1
MUX 
4x1
Y0
A0
B0
C0
D0
E0
F0
G0
H0
MUX 
4x1
MUX 
4x1
MUX 
4x1
Y1
A1
B1
C1
D1
E1
F1
G1
H1
S1 S0
S1 0
Soluções dos Exercícios 19
13.
 
MUX
16x1
C
1
1
0
1
1
1
1
A B
F
0
1
1
1
0
1
1
1
1
D
MUX
16x1
C
0
0
0
1
0
1
1
A B
F
0
0
1
0
0
0
0
0
1
D
MUX
16x1
C
0
0
1
1
1
0
1
A B
F
1
1
1
0
0
0
1
1
0
D
MUX
16x1
C
0
0
1
1
1
0
1
A B
F
1
0
0
1
1
1
0
0
1
D
14. 
C
1
C
C
MUX
8x1
D
1
1
C
1
1
A B
F1 MUX
8x1
D
0
1
0
0
0
A B
F0 MUX
8x1
D
C
C
C
C
C
C
11
A B
FC MUX
8x1
D
C
C
C
C
C
C
A B
FC
MUX
8x1
D
1
1
A
A
1
1
1
B C
FA MUX
8x1
D
0
A
0
A
0
A
A
B C
FA MUX
8x1
D
A
A
A
A
A
A
1
B C
FA MUX
8x1
D
0
0
1
1
1
0
A
B C
F1
MUX
8x1
C
1
1
D
1
0
1
1
A B
F1 MUX
8x1
C
D
D
0
0
0
D
1
A B
F0 MUX
8x1
C
1
0
0
0
1
1
D
A B
F1 MUX
8x1
C
0
1
1
0
1
1
D
A B
F0
20 CIRCUITOS DIGITAIS • ANÁLISE E SÍNTESE LÓGICA: APLICAÇÕES EM FPGA 
15. 
A+D
B+A
A
C
MUX
4x1
B
1
A
C+D
1
F MUX
4x1
B
C
A
C
C
F MUX
4x1
B
D
A
0
0
F MUX
4x1
B
C
A
C
C
F
C+D C+D C+D
MUX
4x1
C
1
B
A
A+D
1
F MUX
4x1
C
A
B
A
A
F MUX
4x1
C
A.D
A.D
B
F MUX
4x1
C
0
B
1
1
F
A
A.D
A.D
MUX
4x1
D
B+C
A
1
B+C
1
F MUX
4x1
D
A CO.
O.
O.
O.
O.
O.
O.
A
F MUX
4x1
D
0
A
B
B
B
F MUX
4x1
D
C B 
A
F
C+BC+CB
MUX
4x1
C
B+D
A
1
1
B
F MUX
4x1
C
B
A
B
B
F MUX
4x1
C
BD
A
F MUX
4x1
C
B
A
B
B
F
B B+D B+D
BD
A
o
Ao
Ao
Ao
Ao
Ao
C
A C
C B 
C B 
BD
MUX
4x1
D
A+B
C
1
A+B
F MUX
4x1
D
A B
C
F MUX
4x1
D
AB
C
AB
B
F MUX
4x1
D
B 
C
F
A B+AB
MUX
4x1
D
A+C
B
A+C
1
F MUX
4x1
DB
F MUX
4x1
D
0
B
F MUX
4x1
D
C
B
C
C
F
C+AC+ACA
A
A BB
B
A
A+B
A B 
A+C
A C
A C
A C 
Soluções dos Exercícios 21
Capítulo 7
1. 
a. 11010110 + 00101010 = 100000000
b. 11010110 + 10101010 = 110000000
c. 11010110 – 00101010 = 10101100
d. 11010110 – 10101010 = 00101100
e. 10101010 – 11010110 = 111010100
2. 
a. 00110101 + 00010111 = 01001100
b. 00110011 + 10010010 = 11000101
c. 00110101 – 00010111 = 00011110
d. 00110011 – 10010010 = 10100001 (estouro de campo!)
e. 10010010 – 00110011 = 01011111 (estouro de campo!)
3. 
a. 26 – 14 = 011010 + 110010 = 001100
b. 14 – 26 = 001110 + 100110 = 110100
c. 31 – 7 = 011111 + 111001 = 011000
d. (–13) + 11 = 10011 + 01011 = 11110
e. (–12) – 15 = 110100 + 110001 = 100101
f. (–17) – (–1) = 101111 + 000001 = 110000
4. –2048 a 2047
5. 8 bits implicam que o limite inferior é –128. Como um operando é –54 o outro pode 
ser –74 para soma e 74 para subtração.
6. Ou-exclusivo é dado por BABABAS ⊕=+= , o que corresponde à três portas lógicas 
simples em série.
Meio somador: tps = 3ns e tpc = 1ns.
Somador pleno (Fig. 7.5): tps = 6ns e tpc = 5ns.
22 CIRCUITOS DIGITAIS • ANÁLISE E SÍNTESE LÓGICA: APLICAÇÕES EM FPGA 
7. tps0 = 6ns e tpc0 = 5ns
tps1 = tpc0+3ns = 8ns e tpc1 = tpc0 + 2 = 7ns
tps2 = tpc1+3ns= 10ns e tpc2 = tpc1 + 2 = 9ns
tps3 = tpc2+3ns = 12ns e tpc3 = tpc2 + 2 = 11ns
...
tps7 = 20ns e tpc1 = 19ns
8. Termo Propagado (Fig 7.37): tpp = 3ns
Carry in (Fig. 7.38): tpcin = tpp +2 = 5ns
Tempo Soma (Fig 7.37): tps = tpcin +3 = 8ns
9. 16ns.
10. M = 1 S = 1100
M = 0 Cin = 1 S = 0011
M = 0 Cin = 0 S = 0100
Capítulo 8
1. Não-Ou: 0
Não-E: 1
2. 
D Q
Q
Clock
Clock
D D Q
Q
Clock
Q
Q
1 2
3. Não, pois enquanto Clk = 1, as saídas ficariam trocando de estados (oscilando).
4. 0010
Soluções dos Exercícios 23
5. 
J
K
Clk
K
6. Mesma resposta.
7. J
ClK
K
Q
8. 
J
K
Q
9. Sim. No flip-flop T por rampa de descida, a entrada T desejada deve estar presente no 
momento da rampa. No flip-flop T ME, se T = 1 em algum momento durante Clk =1, 
então a saída muda de estado na rampa de descida de Clk.
10. 
T Q
Q
Clock
Q
Q
D
Clock
11. Sim. No flip-flop D por rampa de descida, a entrada D desejada deve estar presente no 
momento da rampa. No flip-flop D ME, se em algum momento durante Clk =1 a en-
trada D se tornar diferente da saída, então a saída muda de estado na rampa de descida 
de Clk.
24 CIRCUITOS DIGITAIS • ANÁLISE E SÍNTESE LÓGICA: APLICAÇÕES EM FPGA 
12. 
T
Clk
Q
13. 
D
Clk
Q
14. 
D
Q
15. Esquerda: multiplicado por 2. Direita: dividido por 2.
16. E0
E1
E2
E3
Q0
Q1
Q2
Q3
Paralelo
Clk
0
0
0
1
0
0
0
1
A
1
0
0
0
0
0
0
0
0
0
0
0
B C D
Soluções dos Exercícios 25
Capítulo 9
1. 
Clk
1
1
Clk
1
1
Clk
1
1
Clk
1
1
A B C D
Contar
J1
Q1
Q1 J2
Q2
Q2 J4
Q4
Q4J3
Q3
Q3
K1 K2 K4K3
2. 
1
1
C D
Contar Clk
J
Q
Q
K
Set
Clr
1
1
B
Clk
J
K
Set
Clr Q
Q1
1
A
Clk
J
Q
Q
K
Set
Clr
1
1
Clk
J
K
Set
Clr Q
Q
c dba
3. Inclusão de multiplexador para as entradas. Exemplo de alteração para o circuito da 
Fig. 9.17.
Contar
Clk
J
K Q
Q
A B DC
1
1
Clk
J
K Q
Q
Clk
J
K Q
Q
Clk
J
K Q
Q
M
U
X
M
U
X
0
0
M
U
X
M
U
X
0
0
M
U
X
M
U
X
0
0
M
U
X
M
U
X
0
0
contagem/reset
26 CIRCUITOS DIGITAIS • ANÁLISE E SÍNTESE LÓGICA: APLICAÇÕES EM FPGA 
4. 
ABCSD =
ABCRD =
ABDSC =
ADBRC =
DCAACDSB +=
ACDCADRB +=
BCDCBDBDCBCDSA +++=
DCBBCDBCDBCDRA +++=
5. 
ABCJD =
ABCKD =
ABDJC =
ADBKC =
DCAACDJB +=
ACDCADKB +=
BCDCBDBDCBCDJA +++=
DCBBCDBCDBCDKA +++=
ABCDABCDTD +=
ADCBABCDTC +=
BACDABDCCBADABCDTB +++=
ABCDABCDDCBAABDCACBDABCDBACDABCDTA +++++++=
DBDAABCDD ++=
ABDCABCDC ++=
ABDCAACDDB ++=
BCDBDCCBDBCDDA +++=
6. 
CBACDDD +=
BACADBDDC ++=
ABDCBADB ++=
ADA =
Soluções dos Exercícios 27
7. 
CDBCACDD ++=
ABCBDADDC ++=
ABCBADBADB ++=
ADA =
8. Através da inclusão de um multiplexador em cada flip-flop. Uma das entradas recebe 
as expressões de contagem crescente e a outra entrada recebe as expressões de conta-
gem decrescente.
9. Contagem crescente
A
CBASD =
DC
DCRD =
BACSC =
CBADCRC
+
+=
ABSB =
BARB =
SA =
ARA =
1
DCA +
CBAJD =
CKD =
BAJC =
BADKC +=
JB =
AKB =
J A =
1=AK
DC+
CBADCTD +=
BADCTC +=
ATB =
1TA =
Contagem decrescente
CDSD =
ABCRD =
CDABCSC +=
ABCRC =
ABSB =
CDABRB +=
ASA =
ARA =
CJD =
ABCKD =
ABDJC +=
ABKC =
AJB =
ACDKB +=
1=AJ
1=AK
ABCCDTD +=
ABCDTC +=
CDATB +=
1=AT
28 CIRCUITOS DIGITAIS • ANÁLISE E SÍNTESE LÓGICA: APLICAÇÕES EM FPGA 
10. Adiciona-se a variável D para a montagem do contador. Utilizam-se somente as saí-
das C, B e A para a aplicação desejada.
D C B A
0 0 0 0
0 0 0 1
0 0 1 0
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 1 1 0
1 1 0 1
1 0 1 1
1 0 1 0
1 0 0 1
0 0 0 0
BAJD =
BCKD =
BDJC =
DAKC =
CADAJB +=
CADAKB +=
CDBJA ++=
CDKA +=
Soluções dos Exercícios 29
Capítulo 10
1. 
1
0
0
11
0
0
1
00 1
S0
0
S00
0
Si
0
S1
0
S10
0
S100
1
S0010
1
S001
0
1
0
1
1
2. 
0
1
1
0 1
0
0
0
1
0
0
1
Si
0
S0
0
S01
0
S010
0
S1
0
S11
0
S0101
1
Strava
0
1
1
0
1
30 CIRCUITOS DIGITAIS • ANÁLISE E SÍNTESE LÓGICA: APLICAÇÕES EM FPGA 
3. 
0
0
1
0
1
1
0
1
Si
0
S0
0
S00
0
S001
0
S0011
1
1
0
4. 
Si
S0
1
0
0
0
S1
S01 Sfalso
SOK Sfalsos
0
0
1
0
0
0
1
0
0
0
1
0
1
0
0
0
1
00
1
1
0
0
0
Soluções dos Exercícios 31
5. 
Si
S1
1
0
S0
SB1 SB10
0
0
1
1
0
1
1
0
1
0
0
1
0
Z1
S10 S01
S100 S010
Z2
1
0
Z21
32 CIRCUITOS DIGITAIS • ANÁLISE E SÍNTESE LÓGICA: APLICAÇÕES EM FPGA 
6. .
0100
00
00
00
SC01
1
S00
0
SD01
0
SC10
1
SD10
0
S11
1
01
10
10
11
11
11
10
01
11
10
10
01
01
01
00
11
00
10
11
Soluções dos Exercícios 33
7. .
00
00
00
SC01
1
S00
0
SD01
0
S11
1
01, 10
11
01, 10
11
01, 10
01, 10
11
11
00
8. 
Si
S0
1
0
0
0
S1
S00 S11
SOK Sfalsos
S10
0
0
1
0
0
010
1
0
0
0
1
0
0
0
1
0
0
0
1
00
1
1
1
0
0
34 CIRCUITOS DIGITAIS • ANÁLISE E SÍNTESE LÓGICA: APLICAÇÕES EM FPGA 
9. 
 0 0
0
1 1
Si
0
S0i1p
0
S0p1p
0
S0i1i
0
S0p1i
1
1
0
0
1 1
10. 
Si
S0
1
0
0
1
S1
Sx0 Sx1
SA SB
0
1
1
1
0
0
1
0
0
0
1
1
1
0
0
1
1
00
0
1
1
0
1
11. 
Si1 S0
0
0
0
1
0
0
0
S00 S1i
1
0
S1p
0
0
0
0
0
0
1
0
1
0
12. 
00, 11
01, 10
Si
0
S1
0
S2
0
S3
0
S4
1
01, 10
00, 1100, 1100, 11
01, 10
01, 10
01, 10
00, 11
Soluções dos Exercícios 35
13. 
Estado Atual
Estado Seguinte
SaídaX = 0 X = 1
Si S0 S1 0
S0 S0 S01 0
S01 S010 S11 0
S010 S0 S0101 0
S0101 S0 S11 1
S1 S0 S11 0
S11 Strava S11 0
Strava Strava Strava 0
S1S0
Y2
Y1Y0 0 1
00 Si Strava
01 S01 S0101
11
10 S010S11
S1
Strava
Strava
Y2X
Y1Y0 00 01 11 10
00
S01S0
S0 Strava
01 S010 S11
S11
S11
S0
S0
S0
11
10 S0101S11
Y2+ Y1+
Y2X
Y 01Y 00 01 11 10
00 0 1 0 0
01 1 0 0 0
11 0 0 0 0
10 0 0 1 0
Y2X
Y1Y0 00 01 11 10
00 1 1 0 0
01 1 1 1 1
11 1 0 1 1
10 0 1 0 1
Y0+
Y2X
Y1Y0 00 01 11 10
00 1 1 1 1
01 0 0 0 1
11 1 1 0 1
10 1 0 1 1
 XY2
X ++
0XY2Y+XY 0XY2Y+Y 02
Y
1Y
1Y
0 012 XYXYYJ = 1Y+
X+02 YK +=
YJ 021 =
K =1
YJ 20 =
Y1YK += 20
36 CIRCUITOS DIGITAIS • ANÁLISE E SÍNTESE LÓGICA: APLICAÇÕES EM FPGA 
Y2
Y1Y0 0 1 
00
01
11
10
Z
0 0
0
0
0 0
1
0
012 YYYZ =
14. 
Estado Atual
Estado Seguinte Saída
X = 0 X = 1 X = 0 X = 1
Si S0 S1 0 0
S0 S00 S00 0 0
S1 S10 S11 0 0
S00 SOK SOK 0 0
S10 SOK Sfalsos 0 0
S11 Sfalsos Sfalsos 0 0
SOK Si Si 1 1
Sfalsos Si Si 0 0
Y2
Y1Y0 0 1 
00 Si S1
01 S0 S11
11 S00 S10
10 SOK Sfalsos
Y2X
Y1Y0 00 01 11 10
00 S0 S1 S11 S10
01 S00 S00 Sfalsos Sfalsos
11 SOK SOK Sfalsos SOK
10 S Si i Si Si
Y2 X
Y1Y0 00 01 11 10
00 0 1 1 1
01 0 0 1 1
11 0 0 1 0
10 0 0 0 0
Y2+
Y2 X
Y1Y0 00 01 11 10
00 0 0 0 1
01 1 1 1 1
11 1 1 1 1
10 0 0 0 0
Y1+
Y2X
Y1Y0 00 01 11 10
00 1 0 1 1
01 1 1 0 0
11 0 0 0 0
10 0 0 0 0
Y0+
Soluções dos Exercícios 37
 
XYYXYYYYD 0201122 ++=
XYYYD 1201 +=
012012120 YYYYYYXYYD ++=
Y2X
Y1Y0 00 01 11 10
00 0 0 0 0
01 0 0 0 011 0 0 0 0
10 1 1 0 0
Z
 012 YYYZ =
Capítulo 11
1. 
S0
X 10
S1
X
0
1
S10
X0
1
S101
X
1
0
S0
X
10
S1
X
1
0
S2
X
1
0
1
S3
X0 1
Z
Z
(a) (b)
38 CIRCUITOS DIGITAIS • ANÁLISE E SÍNTESE LÓGICA: APLICAÇÕES EM FPGA 
Si
X
01
S0
X
1
0
S00
X
1
0
S001
X 1
0
S000
X 0
1
0
S0010
X0 1
Z
Si
X
10
S1
X
0
1
S10
X
0
S100
X1
0Z
S0
X
1
0
S01
X
1
0
Z
(c) (d) 
Soluções dos Exercícios 39
2. 
XJ =1
11 =K
10 YXJ =
10 YXK =
0YZa =
01YYZb =
3. 
XYYS 011 =
XYYYR 1011 +=
XYS 10 =
XYR 10 =
XYYXYYZ 0101 +=
4. 
X XYYYY 0101 +
XYXYYYT 01011 ++=
0T =
XYYZa 01=
01YYZb =
XYYYZc 001 +=
5. 
XYYXYYD 01011 +=
XYYXYYD 01010 +=
XYYZa 01=
01YYZb =
XYYYYZc 0101 +=
40 CIRCUITOS DIGITAIS • ANÁLISE E SÍNTESE LÓGICA: APLICAÇÕES EM FPGA 
6. 
Espera
M
N
R$1
C
Devolve1
DM
M
R$2
C
M
Devolve2
DM
R$3
C
Devolve3
DM
R
LiberaR1
LR
R
LiberaR0
LR
DevolveR
DM
LiberaL
DM
L
Soluções dos Exercícios 41
Capítulo 12
1. M0 : Duas memórias 256x4 em paralelo.
M1 : Duas memórias 256x4 em paralelo
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0
0A00H 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 M0
0 0 0 0 1 0 1 0 1 1 1 1 1 1 1 1
0 0 0 0 1 0 1 1 0 0 0 0 0 0 0 0 M1
0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1
A15
A14
A13
A12
A11
A10
A9
A8
M0
M1
Enable
2. 
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0
6800H 0 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 M0
0 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1
0 1 1 0 1 1 0 0 0 0 0 0 0 0 0 0 M1
0 1 1 0 1 1 0 0 1 1 1 1 1 1 1 1
0 1 1 0 1 1 0 1 0 0 0 0 0 0 0 0 M2
0 1 1 0 1 1 0 1 1 1 1 1 1 1 1 1
A15
A14
A13
A12
A11
A8
M1
M2
A10
A9
M0
Enable
42 CIRCUITOS DIGITAIS • ANÁLISE E SÍNTESE LÓGICA: APLICAÇÕES EM FPGA 
3. 
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0
E800H 1 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 M0
1 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1
1 1 1 0 1 1 0 0 0 0 0 0 0 0 0 0 M1
1 1 1 0 1 1 0 1 1 1 1 1 1 1 1 1
1 1 1 0 1 1 1 0 0 0 0 0 0 0 0 0 M2
1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 1
A15
A14
A13
A12
A11
A10
A9
M0
A8
M1
M2
Enable
4. .
Enable
DEMUX 2x4
Y0
Y1
Y2
Y3
S1
S0
Enable
DEMUX 2x4
Y0
Y1
Y2
Y3
A15
A14
A13
A12
A11
A10
A9
A8
Enable
Enable
DEMUX 2x4
Y0
Y1
Y2
Y3
Enable
DEMUX 2x4
Y0
Y1
Y2
Y3
M0
M1
S1
S0
S1
S0
S1
S0
Soluções dos Exercícios 43
Enable
DEMUX 2x4
Y0
Y1
Y2
Y3
S1
S0
Enable
DEMUX 2x4
Y0
Y1
Y2
Y3
A15
A14
A13
A12
A11
A10
A9
A8
Enable
Enable
DEMUX 2x4
Y0
Y1
Y2
Y3
Enable
DEMUX 2x4
Y0
Y1
Y2
Y3
M0
M1
M2
S1
S0
S1
S0
S1
S0
Enable
DEMUX 2x4
Y0
Y1
Y2
Y3
S1
S0
Enable
DEMUX 2x4
Y0
Y1
Y2
Y3
A15
A14
A13
A12
A11
A10
A9
A8
Enable
Enable
DEMUX 2x4
Y0
Y1
Y2
Y3
Enable
DEMUX 2x4
Y0
Y1
Y2
Y3
M0
M1
0
Enable
DEMUX 2x4
Y0
Y1
Y2
Y3
M2
0
S1
S0
S1
S0
S1
S0
S1
S0
44 CIRCUITOS DIGITAIS • ANÁLISE E SÍNTESE LÓGICA: APLICAÇÕES EM FPGA 
5. M0 : Duas memórias 512×4 em paralelo.
M1 : Uma memória 512×8.
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0
B000H 1 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 M0
1 0 1 1 0 0 0 1 1 1 1 1 1 1 1 1
1 0 1 1 0 0 1 0 0 0 0 0 0 0 0 0 M1
1 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1
Enable
DEMUX 2x4
Y0
Y1
Y2
Y3
S1
S0
Enable
DEMUX 2x4
Y0
Y1
Y2
Y3
A15
A14
A13
A12
A11
A10
A9
0
Enable
Enable
DEMUX 2x4
Y0
Y1
Y2
Y3
Enable
DEMUX 2x4
Y0
Y1
Y2
Y3
M0
M1
S1
S0
S1
S0
S1
S0
6. .NNB.
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0
F300H 1 1 1 1 0 0 1 1 0 0 0 0 0 0 0 0 M
1 1 1 1 0 1 1 0 1 1 1 1 1 1 1 1
8910810910 AAAAAAADec ++=
A10 A9
A8 00 01 11 10
0 0 0 1 1
0 0 1 0 1
Soluções dos Exercícios 45
7. 
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0
A180H 1 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 M
1 0 1 0 0 1 0 1 0 1 1 1 1 1 1 1
791089107810910 AAAAAAAAAAADec +++=
A10 A9
A8A7 00 01 11 10
00 0 1 0 1
01 0 1 0 1
11 1 1 0 0
10 0 1 0 1
A15
A14
A13
A12
A11
A8
A10
A9
Enable M
A7
8. A ROM não tem linha de escrita/leitura.
46 CIRCUITOS DIGITAIS • ANÁLISE E SÍNTESE LÓGICA: APLICAÇÕES EM FPGA 
Capítulo 13
1. 
A1
A0 Decodificador
2x4
D3 D2 D1 D0
00 � A1A0
01 � A1A0 
10 � A1A0 
11 � A1A0 
2. 
A1 A0
D3 D2 D1 D0
A0
A1
A1A0
A1A0
A1A0
A1A0
Soluções dos Exercícios 47
3. 
A1
A0
D0
D1
D2
D3
48 CIRCUITOS DIGITAIS • ANÁLISE E SÍNTESE LÓGICA: APLICAÇÕES EM FPGA 
4. 
A
X
Y
Z
W
B
C
D
Soluções dos Exercícios 49
5. 
A
X
Y
Z
W
B
C
D
50 CIRCUITOS DIGITAIS • ANÁLISE E SÍNTESE LÓGICA: APLICAÇÕES EM FPGA 
6. 
Clk
D
Q
Q
MUX
4x1
MUX
2x1
E/S
A
B
C
CLK
S1S1 S0
00
01
10
11
0
1
1 1
7. 
Clk
D
Q
Q
MUX
4x1
MUX
2x1
E/S
A
B
C
CLK
S1S1 S0
00
01
10
11
0
1
1 1
Soluções dos Exercícios 51
Capítulo 14
1. O circuito da Figura 14.11 é mais rápido pois:
 • Efeito transistor de Q1 para desligar rapidamente Q2,
 • Transistor elevador Q3 no lugar do resistor elevador.
2. Impedir que Q3 entre em condução quando as estradas estiverem em nível alto.
3.
 
25
40
1000
===
µ
µ
IH
OH
I
IN e 12, portanto N = 12.
6,1
20
===
m
m
I
IN
IL
OL
4.
 
20
50
1000
===
µ
µ
IH
OH
I
IN e
2
20
===
m
m
I
IN
IL
OL 10, portanto N = 20. 
5.
 
40
20
19010001000
=
−
=
−
=
∑
µ
µµµ
IH
IH
H I
I
N e 7,
36,0
52,42020
=
−
=
−
=
∑
m
mm
I
Im
N
IL
IL
L
portanto N = 7. 
AIOH µ1000= e AIIH µµµµµ 190502020*240*2 =+++=∑ , portanto OK. 
mAIOL 20= e mAmmmmI IL 52,422,036,0*26,1 =+++=∑ , portanto OK. 
6
 
20
20
400
===
µ
µ
IH
OH
H I
IN e
36,0
8
===
m
m
I
IN
IL
OL
L 22,2, portanto N = 20. 
Não influencia o ponto X.
7. VOH e IOH.
8. TTL acionando DTL: OK
Tensões compatíveis (vide Figura 14.5 e Tabela 14.2).
AIOH µ400= e IHI é somente corrente reversa.
mAIOL 16= e mAk
I IL 55,12
9,04
=
−
= . 
DTL acionando TTL: OK
Tensões compatíveis (vide Figura 14.5 e Tabela 14.2).
A
k
IOH µ4004
4,24
=
−
= e AI IH µ40= . 
mAII ILOL 5,1510 => e mAI IL 6,1= . 
52 CIRCUITOS DIGITAIS • ANÁLISE E SÍNTESE LÓGICA: APLICAÇÕES EM FPGA 
9. Não. Se a porta lógica de alta impedância estiver com sua saída em modo normal, em 
nível alto, e a porta coletor aberto estiver com sua saída em nível baixo causará cor-
rente excessiva. Portanto não implementa E por fios.
Se a porta lógica de alta impedância estiver com sua saída em alta impedância, não 
tem como implementar E por fios com a porta coletor aberto.
10. D6: ajudar a descarregar a base de Q3B quando a saída mudar para nível baixo (atra-
vés de Q2, resistores e Q5).
D7: ajudar a descarregar a carga em Y, quando a saída mudar para nível baixo (atra-
vés de Q2, resistores e Q5).
11. Sim, pois VOL ≈ 0, VOH ≈ VDD, IIL ≈ 0 e mAk
I IH 43,010
7,05
=
−
= (IOL=1m).
12. Não, pois mAImA
KKrK
I OL
OL
IL 11,112
7,04
2
7,04
=>=
+
−
=
+
−
= . Além disso,
 VKmIrV ILolOL 1,11*1,1* === , sendo maior que VVOH 9,0=13. Sim, pois IIL ≈ IIH ≈ 0. VVOL 2,0= < DDIL VV 3,0= , DDOH VV ≈ > DDIL VV 7,0=
14. 
74ALS00
Acionador Carga
7400 5 20
74H00 4 25
74L00 40 10
74LS00 20 20
74S00 4 50
15. 4001:
mAIOH 1= e AI IH µµµµµ 190502020*240*2 =+++=∑ , portanto OK.
mAIOL 1= e mAmmmmI IL 52,422,036,0*26,1 =+++=∑ , portanto não pode. 
4050:
mAIOH 16= e AI IH µµµµµ 190502020*240*2 =+++=∑ , portanto OK.
mAIOL 16= e mAmmmmI IL 52,422,036,0*26,1 =+++=∑ , portanto OK.
16. Como não há correntes IIL e IIH, seria possível colocar muitas portas CMOS como 
carga. Entretanto as portas CMOS apresentam capacitância de entrada, e portanto, 
quanto maior a quantidade de portas CMOS, maior será a capacitância de entrada e 
consequentemente menor a velocidade de chaveamento.
17. Ω=−=−= 840
10
6,110
mI
VVR
D
DDD
total 
Ω≈Ω=−=−= 8005,79750*85,0840*85,0 Ototal rRR 
Soluções dos Exercícios 53
Capítulo 15
1. 
VDD
Clk
P1X
N1X
NB
Clk
B
NAA
VDD
Clk
P1X
N1X
NA
Clk
A NBB
Y
Y
2. 
VDD
Clk
P1X
N1X
PB
Clk
B
PAA
VDD
Clk
P1X
N1X
PA
Clk
A PBB
Y
Y
3. 
VDD
Y
Nc
NBB
NAA
NAA NBB
VDD
Y
Nc
54 CIRCUITOS DIGITAIS • ANÁLISE E SÍNTESE LÓGICA: APLICAÇÕES EM FPGA 
4. 
VDD
Q
Q
S
Clk Clk
R
P1 P2
N1 N2
R
VDD
S Clk
5. 
D Q
Q
Clock
Clock
D D Q
Q
Clock
Q
Q
S Q
Q
Clock
Clock
D S Q
Q
Clock
Q
QR R
6. Integradores com diferentes capacitâncias, tendo assim diferentes constantes de 
tempo.
7. 0,25ms
8. T=400ns * 4096 = 1,6384ms
1,6384m = 0,7*0,1m*R
R = 23,4 KΩ
9. 8 KHz à T = 125µs
Deve-se ter monoestável com 125µs < T < 250µs.
R = 1KΩ, então 178ns < C < 357 ns se T = 0,7CtRt.
10. 5 KHz à T = 200µs
T1 = 160µs e T0 = 40µs
Se R2 = 1KΩ, então por T0 = R2C ln 2, tem-se C = 57,7nF
Se R2 = 1KΩ e C = 57nF, então por T1 = (R1 + R2) C ln 2, tem-se R1 = 3KΩ
Soluções dos Exercícios 55
11. Vide Figura 15.43. Sinal no pino 3 com frequência modulada, cuja frequência central 
é de 50KHz.
12. Vermelho1 = Verde2 + Amarelo2
Vermelho2 = Verde1 + Amarelo1
C
R
VDD
X1
MONOESTÁVELA1
B1
C
R
VDD
X2
MONOESTÁVELA2
B2
C
R
VDD
X3
MONOESTÁVELA3
B3
Amarelo2
Verde1
VDD
Amarelo1
R
VDD
S
Q1
Q1
Q2
Q2
Q3
Q3
C
R
VDD
X3
MONOESTÁVELA3
B3
VDD
Verde2
Q3
Q3
56 CIRCUITOS DIGITAIS • ANÁLISE E SÍNTESE LÓGICA: APLICAÇÕES EM FPGA 
Capítulo 16
1. Vo = 5 * 0,84375 = 4,21875V.
2. R = 2KΩ, iR = 2,5mA, i2R = 0,125mA, ...
3. Vo = 5 * 0,84375 = 4,21875V.
4. R = 1KΩ, i0 = 5mA, i1 = 0,25mA, ...
5. 011
6. 2,8125V
7. Número de pulsos: 28.
Máxima frequência do sinal analógico: 19531Hz
8. Contador crescente/decrescente é mais rápido. No contador crescente a contagem 
parte do valor 0. No contador crescente/decrescente, a contagem parte do último valor 
de contagem.
9. As variações de R e C são computadas na fase 1 e na fase 2, assim, são cancelados.
10. Vmin = 1,89 – 1,12 = 0,77V
Vmax = 1,89 + 1,12 = 3,01V
∆V = 3,01 – 0,77 = 2,24V
Resolução = 2,24/28 = 0,00875V
11. 7 bits.
Valor digital: 1000111