Aula_09

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ORGANIZAÇÃO DE COMPUTADORES
Aula 9 – Memória
Tema da Apresentação
AULA 9 – MEMÓRIA
ORGANIZAÇÃO DE COMPUTADORES
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ESTRUTURA DA DISCIPLINA
AULA 1 – Fundamentos
AULA 2 – Sistemas de Numeração
AULA 3 – Representação de dados
AULA 4 – Lógica Digital
AULA 5 – Álgebra Booleana
AULA 6 – Modelo de Von Neumann
AULA 7 – Conjunto de Instruções
AULA 8 – Processador
AULA 9 – Memória
AULA 10 – Dispositivos de Entrada e Saída
Tema da Apresentação
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ORGANIZAÇÃO DE COMPUTADORES
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Conteúdo Programático AULA 9
Hierarquia de Memória
Componentes da Memória Principal
Operações na Memória Principal
Memória Cache
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Hierarquia de Memórias
Tema da Apresentação
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Hierarquia de Memórias
VELOCIDADE
CUSTO
CAPACIDADE DE
ARMAZENAMENTO
Tema da Apresentação
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COMPONENTES DA MEMÓRIA PRINCIPAL (MP)
Interliga unidade de controle à MP para envio de sinais
Gera sinais de controle para operações de leitura e escrita 
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1- REM  endereço em outro registrador
2- O endereço é colocado no barramento de endereço
3- Sinal de leitura no barramento de controle
4- Decodificação de endereço e localização da célula
5- RDM  MP pelo barramento de dados
6- Outro registrador  RDM
OPERAÇÃO DE LEITURA NA MP
Tema da Apresentação
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1- REM  endereço em outro registrador
2- O endereço é colocado no barramento de endereço
3- RDM  Outro registrador
4- Sinal de escrita no barramento de controle
5- Decodificação de endereço e localização da célula
6- MP (REM)  RDM
OPERAÇÃO DE ESCRITA NA MP
Tema da Apresentação
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Células  Organização da memória principal (padrão 8 bits)
Palavra  Conjunto de células com significado
Unidade de transferência  quantidade de bits transferidos de/para a memória
Capacidade de memória  quantidade de informações armazenadas
RESUMO DOS CONCEITOS
N = número de células * tamanho da célula 
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Considere um sistema cuja célula de memória é composta por 16 bits e o registrador de endereços possui 32 bits. Qual o tamanho máximo da memória principal neste sistema?
	
EXERCÍCIOS
Tema da Apresentação
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Considere um sistema cuja célula de memória é composta por 16 bits e o registrador de endereços possui 32 bits. Qual o tamanho máximo da memória principal neste sistema?
	REM : 32 bits 	232 = 4G células
	Cada célula possui 16 bits = 2 bytes
	Total = 4G x 2B = 8GB
EXERCÍCIOS
Tema da Apresentação
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ORGANIZAÇÃO DE COMPUTADORES
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Considere um sistema cuja célula de memória é composta por 16 bits e o registrador de endereços possui 32 bits. Qual o tamanho máximo da memória principal neste sistema?
	REM : 32 bits 	232 = 4G células
	Cada célula possui 16 bits = 2 bytes
	Total = 4G x 2B = 8GB
Quantos bits o registrador de endereços deve ter para endereçar uma memória de 4GB onde cada célula possui 64 bits?
	
EXERCÍCIOS
Tema da Apresentação
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Considere um sistema cuja célula de memória é composta por 16 bits e o registrador de endereços possui 32 bits. Qual o tamanho máximo da memória principal neste sistema?
	REM : 32 bits 	232 = 4G células
	Cada célula possui 16 bits = 2 bytes
	Total = 4G x 2B = 8GB
Quantos bits o registrador de endereços deve ter para endereçar uma memória de 4GB onde cada célula possui 64 bits?
	Célula  64 bits = 8 bytes
	Quantidade de células = 4GB / 8B = 232 x 2-3 = 229 células
	REM  29 bits
EXERCÍCIOS
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O acesso a cache é transparente para a aplicação e para o sistema operacional, uma vez que todo o gerenciamento da memória cache é feito por hardware
O processador inicia a operação de leitura para o endereço desejado da Memória Principal
O sistema de controle da cache intercepta o endereço e conclui se o dado solicitado está ou não armazenado na cache. Um acerto é denominado cache hit e a falta é denominada cache miss
Se ocorrer um cache miss o controlador da memória principal é acionado para localizar o dado na memória, transferindo-o para a cache. Um novo acesso é feito a memória cache
MEMÓRIA CACHE
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PRINCÍPIO DA LOCALIDADE
TEMPORAL
Se um item é referenciado, tende a ser referenciado novamente.
Exemplo: loops (instruções e dados)
	
ESPACIAL
Se um item é referenciado, itens cujos endereços são próximos tendem a ser referenciados em seguida.
Exemplo: acesso a dados de um array
COMO FUNCIONA?
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ORGANIZAÇÃO DA CACHE
Tamanho da Cache
Cache pequena tem desempenho ruim
Cache muito grande pode ser desperdício
 Organização Física
 Acesso associativo
 Acesso direto
 Tamanho do bloco
a quantidade de dados trocados entre a cache e memória principal
blocos maiores: maior taxa de acertos devido ao princípio da localidade
blocos ainda maiores: menor taxa de acertos já que a probabilidade de acesso a uma palavra não carregada por causa do bloco maior é maior
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FUNÇÕES DO CONTROLADOR DA CACHE
Função de mapeamento
	 indica qual slot um bloco irá ocupar na cache
	quanto mais flexível, maior o custo de hardware para localizar um bloco
 Algoritmo de substituição
 	indica o bloco a ser substituído
 	algoritmo preferencial: Least-Recently-Used (LRU)
 
Política de escrita na MP(quando atualizar a memória principal)
 	a cada escrita: mais acessos à memória (write-through)
 	na substituição: problemas de consistência (write-back
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Direto: Cada bloco da MP tem uma linha de cache previamente definida. Como o tamanho da memória é muito maior que o tamanho da cache, é necessário se obter o tag do bloco e verificar se é o mesmo tag que está na linha indicada, indicando um hit. É um método simples, porém de pouca flexibilidade
Associativo: Não há local fixo na cache para um bloco da MP, no entanto será necessário comparar o tag com o tag de cada linha.
Associativo por conjunto: Utiliza conceitos das técnicas anteriores, utilizando mapeamento direto para identificar um bloco e mapeamento associativo para localizar o dado dentro do bloco
MAPEAMENTO: MP  CACHE
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FIFO  First In First Out
	
	A primeira linha acessada será a primeira a sair
LRU Least Recently Used
	A linha menos recentemente acessada será a primeira a sair
Aleatório  qualquer uma pode ser escolhida
ALGORITMOS DE SUBSTITUIÇÃO
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Exemplo - FIFO
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Exemplo - FIFO
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Exemplo - FIFO
Tema da Apresentação
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ORGANIZAÇÃO DE COMPUTADORES
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Exemplo - FIFO
Tema da Apresentação
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ORGANIZAÇÃO DE COMPUTADORES
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Exemplo - FIFO
Tema da Apresentação
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ORGANIZAÇÃO DE COMPUTADORES
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Exemplo - FIFO
Tema da Apresentação
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Exemplo - LRU
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Exemplo - LRU
Tema da Apresentação
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MEMÓRIA
ORGANIZAÇÃO DE COMPUTADORES
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Exemplo - LRU
Tema da Apresentação
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ORGANIZAÇÃO DE COMPUTADORES
*
Exemplo - LRU
Tema da Apresentação
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ORGANIZAÇÃO DE COMPUTADORES
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Um processador possui um RDM com capacidade de armazenar 64 bits em um REM  com capacidade de armazenar 35 bits. A memória deste sistema é de 128 GB
Qual a capacidade máxima de endereçamento? Qual o tamanho da célula de memória? Qual o tamanho da palavra de memória?
Exercícios
Tema da Apresentação
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Um processador possui um RDM com capacidade de armazenar 64 bits em um REM  com capacidade de armazenar 35 bits. A memória deste sistema é de 128 GB
Qual a capacidade máxima de endereçamento? Qual o tamanho da célula de memória? Qual o tamanho da palavra de memória?
Exercícios
RDM com de 64 bits REM com 35 bits Tamanho da memória 128GB
Qual a capacidade máxima de endereçamento?
REM : 35 bits  235 = 25 * 230 células = 32G endereços
Qual o tamanho da célula de memória?
 128GB/32G endereços = 4B por endereço Cada célula  32 bits = 4 bytes
Qual o tamanho da palavra de memória?
64 bits (RDM)
Tema da Apresentação
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Em que circunstância uma cache que funciona com mapeamento associativo por conjunto pode ser considerada igual a cache que funciona com mapeamento direto?
1) Depende do tamanho da cache 2) Na etapa de endereçamento do conjunto 3) Na etapa de localização dentro do bloco 4) Em nenhuma etapa
Exercícios
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Em que circunstância uma cache que funciona com mapeamento associativo por conjunto pode ser considerada igual a cache que funciona com mapeamento direto?
1) Depende do tamanho da cache 2) Na etapa de endereçamento do conjunto 3) Na etapa de localização dentro do bloco 4) Em nenhuma etapa
Exercícios
Tema da Apresentação
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RESUMINDO
 Um computador possui diferentes níveis de memória
 Registradores ficam dentro do processador
 A memória principal armazena programas e dados
O uso de memória cache reduz o tempo de resposta diminuindo a quantidade de acessos à memória principal.
A ordem de substituição de dados na cache obedece critérios: LRU, FIFO etc.
Tema da Apresentação
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