TESTE de Arquitetura de Computadores

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INSTITUTO FEDERAL DO AMAZONAS 
CAMPUS MANAUS DISTRITO INDUSTRIAL 
Curso Disciplina 
TECNOLOGIA EM ARQUITETURA DE COMPUTADORES 
SISTEMAS DE 
TELECOMUNICAÇÕES 
Professor 
Isaac B. Benchimol 
Aluno(a): Data 
 
 
05/11/20 
AVALIAÇÃO 1 
 
1. (1,0) Explique os princípios que garantem uma alta taxa de acerto na cache. 
Há três principais estratégias para isso. São elas: 
 Aumentar o tamanho da Memória Cache; 
Como a Memória Cache trabalha armazenando cópias de dados da Memória Principal, quanto maior for a 
Memória Cache, mais dados ela é capaz de armazenar, sendo assim, maior a probabilidade do 
processador buscar por um dado e ele estar na Cache. 
 
 Mudar a função de mapeamento: 
1. Mapeamento direto 
2. Mapeamento associativo 
3. Mapeamento associativo por conjunto 
 
 Mudar a política de substituição: 
Nos mapeamentos associativo e associativo por conjunto uma outra política deve ser adotada. Quando a memória 
cache enche e um novo bloco precisa ser armazenado, o Sistema de Memória deve escolher que bloco deve ser 
removido para dar espaço ao novo bloco. No mapeamento direto isso não existe porque cada bloco sempre fica 
na mesma posição. 
 
Sendo assim, há 3 principais políticas de substituição de linhas de Cache. São elas: 
 Randômica 
 FIFO 
 LRU 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
2. (1,0) Uma memória RAM pode armazenar um máximo de 512M bits. Sabendo-se que o processador 
possui REM de 26 bits, um BD que permite a transferência de 4 palavras em cada acesso e que cada 
célula de memória armazena ½ da palavra, responda: 
T=512M E=26 bits N=64M bytes BD= 4 palavras m = ½ palavra 
a. Qual o tamanho do RDM? 
M = T/N 
m = 512M/64M 
m = 8 bits 
O BD permite a transferência de 4 palavras em cada acesso, e uma célula armazena ½ da palavra, 
então: 
RDM = 4.m.2 
RDM = 4.8.2 
RDM = 64 bits 
 
b. Qual a quantidade de células que podem ser armazenadas na memória? 
N = 𝟐𝑬 = 𝟐𝟐𝟔 = 64M células 
 
c. Qual o tamanho da palavra desta máquina? 
M = ½ palavra 
Palavra = 2.m 
Palavra = 2.8 
Palavra = 16 bits 
 
d. Qual o último endereço, em hexadecimal, dessa MP? 
MP = N = 2𝐸 = 226 = 64M BYTES 
O ENDEREÇO VAI DE 0 ~ 3FFFFF 
 
O ÚLTIMO ENDEREÇO É: 3FFFFF 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
3) (1,0) Considere um sistema de memória que usa um endereço de 32 bits para endereçar em nível 
de byte, mais uma cache que usa um tamanho de linha de 64 bytes. 
 
a) Considere uma cache mapeada diretamente com um campo de tag no endereço de 20 bits. Mostre 
o formato de endereço e determine os seguintes parâmetros: número de células endereçáveis, 
número de blocos na memória principal e número de linhas na cache. 
 N = 2𝐸 = 232 = 4G células 
 Número de células endereçáveis = 4G células 
 
 B = N/BYTES = 4B/64 
 Números de blocos da MP = 64M blocos 
 
 Tamanho da palavra é 6 bits, então: 
 Quantidade de linhas é: 𝟐𝟔 = 64 linhas 
 
 
b) Considere uma cache associativa em conjunto com quatro linhas por conjunto, com um campo de 
tag no endereço de 9 bits. Mostre o formato de endereço e indique em qual conjunto da cache seria 
armazenado o byte de endereço C34B0A6Bh. 
TAG = 9 bits 
ENDEREÇO: C34B0A6B 
Binário: 1100 0011 0100 1011 0000 1010 0110 1011 
 
TAG CONJUNTO PALAVRA 
110000110 10010110000101001 101011 
 
CONJUNTO: 10010110000101001 
O conjunto HEXADECIMAL é: 12C29 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
3. (1,0) Considere uma cache mapeada diretamente com 4 linhas de 4 palavras cada. A memória 
principal (MP) é dividida em blocos de 4 palavras cada. Considere agora um programa que acessa a 
MP na seguinte sequência de endereços: 1,4,8,5,6,7,6,20,21,17,55,56,9,11,9,43,10,11,12 e 17. 
a. Calcule a taxa de acerto para esta cache. 
Taxa de Acertos = 
𝑇𝑜𝑡𝑎𝑙 𝑑𝑒 𝐴𝑐𝑒𝑟𝑡𝑜𝑠
𝑇𝑜𝑡𝑎𝑙 𝑑𝑒 𝐴𝑐𝑒𝑠𝑠𝑜𝑠
 = 
9
20
 = 0,45 = 45% 
 
b. Mostre o estado final da cache 
 
Linha Palavras 
0 16 17 18 19 
1 52 53 54 55 
2 8 9 10 11 
3 12 13 14 15 
 
c. Suponha que os tempos de acesso CPU/CACHE (cache hit) e MP/CACHE (cache miss) sejam 
15ns e 70ns, respetivamente, calcule o tempo de acesso médio do sistema. 
 
Tc=15ns Tm=70ns H=0,45 
 
Ta = Tc + (1 – H).Tm 
Ta = 15 + (1 – 0,45).70 
Ta = 15 + 0,55.70 
Ta = 15 + 38,5 
Ta = 53,5ns 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
4. (1,0) Desenhe a interface entre o processador e um sistema de memória com capacidade total de 
256K x 8. Utilize chips RAM 64K x 8 e mostre a faixa de endereços em hexadecimal de cada um. 
 
 
 
 
 
 
 
 
 
 
 
Boa prova