Atividade para avaliação - Semana 3 ELETRÔNICA DIGITAL - 1º semestre 2021

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14/03/2021 Fazer teste: Atividade para avaliação - Semana 3 – ...
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Fazer teste: Atividade para avaliação - Semana 3 
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Atividade para avaliação
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considerar correta(s);
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3. A cada tentativa, as perguntas e alternativas são embaralhadas
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PERGUNTA 1
O primeiro microprocessador foi lançado em 1971, o Intel 4004.
Quantos transistores ele tinha?
2000
4
2300
300
100
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 Verdadeiro
PERGUNTA 2
A a�rmação: “Para dispositivos TTL, Vcc é nominalmente +5V. Para
dispositivos CMOS, VDD pode estar situado na faixa que vai de +3V a
+18V” é:
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 Falso
PERGUNTA 3
Conceitualmente um inversor CMOS é composto por:
duas chaves, ambas fechadas simultaneamente.
um resistor e um transistor, sendo que o transistor de�ne a
estado da porta.
dois transistores, um atuando sempre como chave aberta e outro
sempre como fechada.
duas chaves, ambas abertas simultaneamente.
duas chaves complementares, quando uma está aberta outra
está fechada ou vice-versa.
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PERGUNTA 4
A chave bilateral CMOS (porta de transmissão) opera com um
transistor NMOS em paralelo a um transistor PMOS. Assinale a
alternativa correta:
Os dois transistores são colocados em paralelo para que haja
maior capacidade de transmissão de corrente. Em especial,
quando o sinal de controle está em 1 e a saída está próxima de
0V o transistor NMOS está operando.
Os dois transistores são colocados em paralelo para que haja
maior capacidade de transmissão de corrente. Em especial,
quando o sinal de controle está em 1 e a saída está próxima de
0V o transistor PMOS está operando.
Os dois transistores são colocados em paralelo para garantir que
tanto sinais analógicos positivos quanto negativos possam ser
utilizados. Em especial, quando o sinal de controle está em 1 e a
saída está próxima de 0V o transistor PMOS está operando.
Os dois transistores são colocados em paralelo para que um
deles esteja conduzindo quando o outro não está conduzindo,
assim, permite a passagem do sinal analógico integralmente. Em
especial, quando o sinal de controle está em 1 e a saída está
próxima de 0V o transistor NMOS está operando.
Os dois transistores são colocados em paralelo para que um
deles esteja conduzindo quando o outro não está conduzindo,
assim, permite a passagem do sinal analógico integralmente. Em
especial, quando o sinal de controle está em 1 e a saída está
próxima de 0V o transistor PMOS está operando.
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PERGUNTA 5 1 pontos   Salva
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O fan-in de entrada de uma porta lógica determina:
o número de saídas que podem ser acopladas a cada entrada.
o número de entradas que podem �car em aberto.
o número de saídas que podem ser acopladas a todas as
entradas.
o número de entradas que ela possui.
o número de saídas que ela possui.
 Verdadeiro
 Falso
PERGUNTA 6
O encapsulamento mostrado na �gura abaixo é um encapsulamento
SOIC de 14 pinos.
 
1 pontos   Salva
PERGUNTA 7
Quando se coloca a entrada da porta inversora, apresentada na
Videoaula 3, no nível alto, a tensão Vo na saída será:
0,1V, se Io for igual a 0 e o transistor Q3 estiver saturado.
0,3V, se Io for igual a 0 e o transistor Q3 estiver saturado.
0V, pois o transistor Q3 está saturado.
0,3V, se Io for diferente de 0 e o transistor Q3 estiver saturado.
0,1V, se Io for diferente de 0 e o transistor Q3 estiver saturado.
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PERGUNTA 8
A família BiCMOS (bipolar e CMOS) permite:
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A família BiCMOS (bipolar e CMOS) permite:
rapidez de chaveamento e simplicidade de fabricação.
baixo consumo de potência, mas lentidão de chaveamento.
rapidez de chaveamento e baixo consumo de potência.
baixo consumo e simplicidade de fabricação.
rapidez de chaveamento, mas alto consumo de potência.
PERGUNTA 9
A família ECL exige um cuidado adicional, justamente devido a sua
velocidade, que é o casamento de impedâncias. Com isso, evita-se:
dissipação excessiva de potência.
a saturação dos transistores.
correntes elevadas na saída.
re�exões que originariam ruídos na tensão de saída.
re�exões que originariam ruídos na tensão de entrada.
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PERGUNTA 10
Um certo circuito digital apresentou os sinais de entrada e de saída
como na �gura abaixo. Determine, respectivamente, o tempo de
atraso de 0 para 1 e de 1 para 0.
 
2ns e 11ns
1,5ns e 1,5ns
2ns e 1ns
1ns e 2ns
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11ns e 2ns
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