ativ4-Arquitetura de microcomputadores e microprocessadores UAM

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Usuário JOHNNY WILLIAN LOURENCO PECEGO 
Curso GRA0578 ARQUITETURA DE COMPUTADORES E 
MICROPROCESSADORES GR0113211 - 202110.ead-14913.01 
Teste ATIVIDADE 4 (A4) 
Iniciado 01/04/21 20:24 
Enviado 01/04/21 23:47 
Status Completada 
Resultado da 
tentativa 
4 em 10 pontos 
Tempo 
decorrido 
3 horas, 22 minutos 
Resultados 
exibidos 
Respostas enviadas, Respostas corretas, Comentários 
• Pergunta 1 
0 em 1 pontos 
 
 O ARM é um processador derivado do padrão RISC. Sendo assim, 
apresenta, como uma de suas características básicas, a pequena 
quantidade de formatos de instruções. Em relação a esses formatos, 
podemos mencionar que o ARM manipula três níveis de instruções: 
ARM, thumb e thumb-2. Especificamente no nível ARM, podemos 
encontrar sete formatos. 
Para esta questão, analise os sete formatos e marque as afirmativas a 
seguir com “V” (verdadeiras) ou com “F” (falsas): 
 
 
(_) o ARM manipula cinco classes de instruções e três modos de 
endereçamento; 
(_) o ARM é um processador de dois operandos; 
(_) instruções do tipo load-store têm um opcode formado por 4 bits. 
(_) O ARM é capaz de distinguir entre a manipulação de uma palavra e a 
de um byte. 
 
 
Agora, selecione a alternativa correta. 
 
Resposta Selecionada: 
F; F; F; V. 
Resposta Correta: 
V; F; F; V. 
Comentário 
da resposta: 
Resposta incorreta: sugerimos a releitura do e-book. 
Foque, especificamente, o conteúdo relacionado ao 
formato de instruções do ARM. Analise os campos dos 
formatos, distinguindo as suas funcionalidades e 
associando-os às classes de instruções. 
 
 
• Pergunta 2 
0 em 1 pontos 
 
 O processador MIPS é um exemplo de arquitetura RISC. Sendo assim, 
podemos relacioná-lo a algumas características dos processadores RISC: 
poucos formatos de instruções; máquina de três operandos; e transferência 
de informações entre a memória e o banco de registradores por intermédio 
apenas das instruções load e store. Tais particularidades podem ser 
identificadas quando analisamos o seu datapath. 
Esta questão é baseada no datapath do processador MIPS. Analise as 
afirmativas a seguir, classificando-as com “V” (verdadeiras) ou com “F” 
(falsas). 
 
(_) Os opcodes das instruções são representados pelos bits de 26 a 31. 
(_) Nas instruções do tipo “add reg3, reg2, reg1”, o registrador destino é 
mapeado pelos bits [15:11]; e as fontes, pelos bits [25:21] e [20:16]. 
(_) Os valores produzidos pela ALU podem ser diretamente gravados na 
memória de dados. 
(_) O MIPS também usa a abordagem da arquitetura de Harvard em seu 
sistema de memória. 
 
 
Agora, selecione a alternativa correta. 
 
Resposta Selecionada: 
V; V; F; V. 
Resposta Correta: 
V; V; F; V. 
Comentário 
da resposta: 
Resposta incorreta: sugerimos a releitura do e-book. 
Foque, mais especificamente, o conteúdo relacionado 
ao datapath do MIPS. Procure seguir o fluxo das 
informações, imaginando operações – por exemplo, as 
aritméticas. Lembre-se de que o opcode das instruções é 
direcionado à unidade de controle, para que sejam gerados 
sinais de controle. Lembrem-se, também, de que as 
instruções de ULA são do tipo registrador-registrador, cujo 
acesso à memória é realizado pelas das 
operações load e store. 
 
 
• Pergunta 3 
1 em 1 pontos 
 
 Existem algumas abordagens de processadores. As mais conhecidas são 
CISC ( Complex Instruction Set Computer – em português, computador 
com conjunto de instruções complexas), RISC ( Reduced Instruction Set 
Computer – em português, computador com conjunto de instruções 
 
reduzidas) e VLIW ( Very Long Instruction Word – em português, palavra 
de instrução muito longa). Alguns processadores adotam, ainda, alguma 
abordagem híbrida, como é o caso da linha x64, que integra as abordagens 
CISC e RISC. 
Para esta questão, analise as afirmativas a seguir. 
 
 
I – Nos processadores CISC, a quantidade de registradores GPR tende a 
ser maior em relação à das máquinas RISC. 
II – As instruções dos processadores RISC têm um tamanho único. 
III – Os processadores RISC apresentam uma alta otimização em relação 
ao seu pipeline. 
IV – Nos processadores RISC, as instruções são divididas em micro-
operações – razão do nome “instruções reduzidas”. 
 
 
Agora, assinale a alternativa correta. 
Resposta Selecionada: 
Apenas as afirmativas II e III são verdadeiras. 
Resposta Correta: 
Apenas as afirmativas II e III são verdadeiras. 
Comentário 
da resposta: 
Resposta correta: realmente, os processadores RISC 
tendem a conter um número maior de registradores em 
relação aos CISC, para que possam otimizar a sua 
utilização e proporcionar ganhos ao já otimizado pipeline. 
Além disso, as operações RISC, de tamanho único, não 
são subdivididas em micro-operações. 
 
 
• Pergunta 4 
1 em 1 pontos 
 
 As duas filosofias reinantes, atualmente, no mercado dos computadores 
são a CISC (Complex Instruction Set Computer – em português, 
computador com conjunto de instruções complexas) e a RISC (Reduced 
Instruction Set Computer – em português, computador com conjunto de 
instruções reduzidas). Alguns processadores adotam, ainda, uma filosofia 
híbrida – ou seja, uma fusão entre CISC e RISC. As máquinas RISC têm, 
como grande vantagem, um melhor aproveitamento de seu pipeline, devido 
à simplicidade de suas instruções e à baixa quantidade de modos de 
endereçamento. Nesta questão, associe as características à filosofia CISC 
(marcando o item com “C”) ou à filosofia RISC (marcando-o com “R”). 
(_) Vários conjuntos de registradores. 
(_) Instruções de múltiplos ciclos. 
(_) Possibilidade de acesso à memória por meio de várias instruções. 
(_) Acesso à memória apenas pelas instruções load e store. 
(_) Instrução dividida em micro-operações. 
 
(_) Máquina de três operandos. 
Assinale a alternativa que você julgue ser a correta: 
 
 
Resposta Selecionada: 
R; C; C; R; C; R. 
Resposta Correta: 
R; C; C; R; C; R. 
Comentário 
da resposta: 
Resposta correta: os processadores RISC otimizam a 
manipulação dos registradores, devido ao fato de conterem 
instruções de três operandos (maior reaproveitamento de 
informações); e ao fato de mapear os registradores em 
conjuntos, o que possibilita o mecanismo de janela de 
registradores. O datapath menos complexo do RISC se 
deve aos poucos formatos de instruções e de formas de 
endereçamento – inclusive, as únicas instruções que fazem 
acesso à memória são load e store. Quanto aos 
processadores CISC, suas instruções consomem vários 
ciclos de instruções, pois são divididas em micro-
operações, frente ao único ciclo dos RISC). 
 
 
• Pergunta 5 
0 em 1 pontos 
 
 Quando são realizadas a caracterização e certas reflexões sobre 
processadores CISC, sempre vêm à tona as suas instruções, que têm 
menor complexidade em relação às dos processadores RISC. 
Consequentemente, o seu hardware é, igualmente, menos complexo. A 
baixa complexidade das instruções faz com que possam ser executadas 
em apenas um ciclo de instrução, municiando o pipeline com mais 
eficiência. 
Para esta questão, analise as afirmativas a seguir e as avalie como 
verdadeiras (“V”) ou como falsas (“F”). 
 
 
I – Ter um hardware menos complexo significa fazer um menor percurso 
para a propagação dos sinais internos. Consequentemente, há um tempo 
de propagação menor, o que proporciona a possibilidade de trabalhar com 
frequências de clock maiores. 
II – Com todas as instruções sendo executadas em apenas um ciclo de 
máquina, o controle do pipeline se torna mais simples, possibilitando uma 
maior eficiência. 
 
III – Um hardware menos complexo significa uma alta limitação do 
processamento das instruções, fazendo com que máquinas RISC 
executem um número muito maior de instruções em comparação com as 
máquinas CISC. Esse fato faz com que as máquinas RISC sejam sempre 
menos eficientes em relação às CISC. 
IV – Com um hardware menos complexo, pode-se criar projetos que 
apresentem uma menor dissipação de potência, o que proporciona um 
menor consumo energético.(V) 
 
 
Agora, assinale a alternativa que você julgue ser a correta. 
Resposta Selecionada: 
Apenas as afirmativas I e II são verdadeiras. 
Resposta Correta: 
Apenas as afirmativas I, II e IV são verdadeiras. 
Comentário 
da resposta: 
Resposta incorreta: sugerimos a releitura do e-book. Para 
esta questão, reflita sobre as consequências físicas de se 
ter um circuito menos complexo. Dentre outras coisas, 
lembre-se de que a frequência máxima de operação pode 
ser derivada do tempo de propagação de sinais: frequência 
= 1/tempo. 
 
 
• Pergunta 6 
1 em 1 pontos 
 
 Segundo a taxonomia de Flynn, um sistema computacional pode ser 
classificado de acordo com os fluxos de instruções e de dados. Dentro 
dessa classificação, encontramos os seguintes itens: SISD, SIMD, MISD e 
MIMD. Especificamente sobre as máquinas SIMD (Single Instruction, 
Multiple Data – em português, única instrução, múltiplos dados), podemos 
mencionar que sua aplicação é mais voltada para códigos que manipulam, 
por exemplo, matrizes ou vetores, cujas células são manipuladas 
paralelamente (processamento não sequencial). 
Reflita sobre os itens a seguir e assinale aquele(s) que apresenta(m) um 
melhor resultado quando forem aplicados a uma estrutura SIMD. 
(_) I - Sistemas meteorológicos. 
(_) II - Instruções MMX, que poderão ser executadas nas GPUs (Graphic 
Processing Unit). 
(_) III - Sistemas comerciais baseados em cliente-servidor. 
(_) IV - Sistemas de geoprocessamento. 
Assinale a alternativa que apresente a sequência correta: 
 
 
 
Resposta Selecionada: 
Somente I, II e IV. 
Resposta Correta: 
Somente I, II e IV. 
Comentário 
da resposta: 
Resposta correta: todas as opções apresentadas, 
excetuando o cliente-servidor, são aplicações baseadas 
em vetores e em matrizes. Sendo assim, justificam a 
utilização do paradigma SIMD. A aplicação do tipo cliente-
servidor é puramente sequencial: o cliente depende do 
resultado do processamento do servidor. 
 
 
• Pergunta 7 
0 em 1 pontos 
 
 A implementação de sistemas digitais (dentre os quais se incluem os 
processadores) requer etapas que vão desde a fase de especificação até a 
de colocação do sistema em operação. Dentro de cada etapa, temos vários 
ambientes disponíveis que facilitam o desenvolvimento de sistemas 
digitais; e que, também, proporcionam produtos com uma menor incidência 
de erros de concepção e de projeto. 
Para esta questão, suponha as fases a seguir enumeradas: 
 
 
I – especificação; 
II – projeto; 
III – implementação; 
IV – análise; 
V – síntese. 
 
 
Agora, associe essas fases de desenvolvimento com as ferramentas 
relacionadas abaixo: 
 
 
(_) Editores gráficos para representar blocos funcionais e seus 
relacionamentos. 
(_) Xilinx Vivado. 
(_) ModelSim. 
(_) Quartus Prime. 
(_) ferramentas para a especificação formal. 
 
 
Selecione a alternativa que contém a sequência correta. 
 
Resposta Selecionada: 
1; 5; 4; 3; 2. 
Resposta Correta: 
2; 5; 4; 3; 1. 
Comentário 
da resposta: 
Resposta incorreta: sugerimos a releitura do e-book. Para 
responder a esta questão, revejas as funcionalidades de 
cada ferramenta. Não se esqueça de que a síntese pode 
ser realizada em vista tanto da construção física ( chips) 
quanto das soluções baseadas em FPGAs. 
 
• Pergunta 8 
0 em 1 pontos 
 
 Pipeline é uma técnica que visa ao aumento da performance 
computacional, baseando-se na antecipação do início de uma próxima 
instrução. Porém, mecanismos deverão ser implementados para atenuar os 
possíveis hazards (riscos) de dados, estruturais e de controle. 
Um hazard de dados ocorre quando há a falta ou a sobreposição de 
informações manipuladas por instruções distintas. Por sua vez, 
os hazards estruturais estão relacionados à falta de unidade funcional para 
processar uma instrução. Por fim, o hazard de controle está ligado às 
decisões de fluxo nos comandos condicionais. 
Para esta questão, analise as afirmativas a seguir. 
I – Nos processadores RISC, os hazards de dados são atenuados pela 
utilização de janelas de registradores. 
II – Nos processadores RISC, os hazards estruturais são atenuados pela 
utilização do modelo de Harvard de memória. 
III – Nos processadores RISC, os modos de endereçamento não têm 
impacto sobre o pipeline, mas, sim, sobre o datapath do processador. 
IV – Nos processadores RISC, a melhor performance do pipeline se deve 
às suas micro-operações. 
Qual alternativa traz as afirmações corretas? 
 
Resposta Selecionada: 
Apenas as afirmativas III e IV estão corretas. 
Resposta Correta: 
Apenas as afirmativas I e II estão corretas. 
Comentário 
da resposta: 
Resposta incorreta: sugerimos a releitura do e-
book. Analise melhor o funcionamento das janelas de 
registradores e como as informações podem ser mantidas 
nos registradores de forma mais oportuna. Reflita, também, 
sobre os impactos da estruturação da memória segundo o 
padrão Havard. Em relação aos modos de endereçamento, 
qual é o impacto de se ter a possibilidade de acesso ao 
sistema de memória ou por diversos tipos de instruções ou 
por acessos em vários ciclos? 
 
 
• Pergunta 9 
1 em 1 pontos 
 
 No desenvolvimento de sistemas digitais, podemos utilizar abordagens top-
down e botton-up. Na top-down, o processo de desenvolvimento se faz de 
cima para baixo, especificando o elemento mais global e realizando 
subdivisões sucessivas, até obter um nível desejável de funcionalidade e 
de complexidade. Na metodologia botton-up, realiza-se a interligação de 
componentes previamente criados. Tais componentes – que criados 
criados na top-down e utilizados na botton-up – são denominados IP 
Core ( Intellectual Property Core – em português, núcleo de propriedade 
intelectual). 
Para esta questão, suponha os seguintes elementos: 
 
 
I – codificação em HDL; 
II – biblioteca de componentes; 
III – diagrama esquemático que representa a interligação de componentes 
digitais; 
IV – produto final ( chip ou solução baseada em FPGA). 
 
 
Agora, selecione a opção que contém as sequências de elementos nas 
abordagens top-down e botton-up, respectivamente. 
 
Resposta Selecionada: 
I → III → IV e II → IV. 
Resposta Correta: 
I → III → IV e II → IV. 
Comentário 
da resposta: 
Resposta correta: a abordagem top-down começa no nível 
mais alto de abstração – no caso, representado pela 
codificação HDL – e com o mapeamento de componentes 
eletrônicos até chegar ao produto final. Por sua vez, 
na botton-up, os elementos para gerar o produto final são 
coletados a partir da biblioteca de componentes. Na 
prática, a fase III (diagrama esquemático) pode não estar 
claramente representada. A partir de ambientes integrados 
de implementação e de síntese, geram-se as informações 
a serem descarregadas para o FPGA diretamente, a partir 
da codificação HDL. Os componentes da biblioteca são, 
também, gerados diretamente, a partir da codificação HDL. 
 
 
 
 
 
 
 
• Pergunta 10 
0 em 1 pontos 
 
 Processadores DSP ( Digital Signal Processors – em português, 
processadores de sinais digitais) são construídos para aplicações que 
necessitem realizar o processamento de sinais digitais – controle industrial, 
instrumentação biomédica, controles aviônicos e processamento de áudio e 
de vídeo. Sendo assim, a sua estrutura é otimizada para tal finalidade. 
Dentre as otimizações existentes, podemos destacar a presença de 
dois datapaths para processamento paralelo. 
Para esta questão, classifique, com “V”, a(s) afirmativa(s) que você julgar 
verdadeira(s) e, com “F”, a(s) que considerar falsa(s): 
 
 
(_) O DSP trabalha com o chamado fetch packet – um agrupamento de oito 
instruções passíveis de serem paralelizadas. 
(_) A memória cache do DSP segue, assim como os processadores RISC, 
a arquitetura de Harvard. 
(_) Cada datapath apresenta o seu próprio banco de registradores para 
aumentar a eficiência do pipeline. 
(_) O pipeline é inerente apenas às fases busca das instruções ( program 
fetch), despacho das instruções( instruction dispatch) e decodificação da 
instrução ( instruction decode). 
 
 
Agora, selecione a alternativa que contém a sequência correta. 
 
Resposta Selecionada: 
V; V; F; F. 
Resposta Correta: 
V; V; V; F. 
Comentário 
da resposta: 
Resposta incorreta: sugerimos a releitura do e-book, 
analisando, dentre outras coisas, o datapath apresentado. 
Reflita sobre a presença dos dois bancos de registradores 
e sobre a quantidade de unidades funcionais de 
processamento em relação às instruções presentes 
no fetch packet (pacote de busca). 
 
 
Quinta-feira, 1 de Abril de 2021 23h48min05s BRT