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Arquitetura de Computador

Colégio Objetivo

sta questão, suponha uma memória cache vazia composta por oito linhas do tipo 2-way set associative, que utiliza o mecanismo LRU para a substituição dos blocos. Suponha, ainda, que serão demandados os blocos de acordo com a seguinte ordem: 10; 4; 2; 3; 18; 2; 3; 12; 3; 2; 4; 18. Marque a alternativa que contém, respectivamente, a quantidade de miss e de hits ocorridos até o fim da sequência de utilização dos blocos

• 8; 5.
✓ 6; 7.
• 5; 8.
• 4; 7.
• 7; 6.

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ARQUITETURA DE COMPUTADORES E MICROPROCESSADORES - A2

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há 2 anos

A quantidade de miss e hits ocorridos até o fim da sequência de utilização dos blocos é de 6 misses e 7 hits.

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O sistema de memória de um nó computacional apresenta uma hierarquia que separa os módulos de memória em função de sua localização e de suas funcionalidades. Para cada nível da hierarquia, é possível associar, dentre outras coisas, modelos de mapeamento com tecnologias distintas de fabricação. Como exemplos, podemos empregar memórias SRAM e DRAM em níveis específicos da hierarquia de memória; e projetar memórias com estruturações distintas, para permitir uma maior eficiência de acesso. Para esta questão, assinale, com “V”, a(s) afirmativa(s) que você julgar verdadeira(s) e, com “F”, a(s) que considerar falsa(s).

(_) Memórias cache são, geralmente, implementadas com SDRAM, pelo fato de serem estáticas.
(_) Memórias derivadas de DRAM apresentam maior densidade de bits por área, porém são mais lentas, devido ao ciclo de refresh.
(_) Memórias, geralmente, são organizadas na forma matricial, para propiciar um hardware menos complexo dos decodificadores de linhas/colunas em relação aos decodificadores das memórias lineares.
(_) Os módulos de memória fazem interface com o processador por meio dos barramentos, que alimentam os registradores GPR do processador diretamente.
• F; V; F; V.
• V; F; F; V.
✓ F; V; V; F.
• F; V; V; V.
• V; F; V; F.

A técnica denominada pipeline consiste em tentar antecipar o início de uma nova instrução antes que a instrução anterior não tenha sido completada. Porém, poderão acontecer alguns conflitos: por exemplo, uma instrução pode necessitar da transferência de operandos a partir da memória, enquanto outra pode demandar a gravação na memória. Outro exemplo de conflito é a necessidade da carga, a partir da memória, de uma nova instrução a ser executada, embora a memória esteja ocupada, atendendo a uma instrução anterior (leitura ou gravação de operandos). Abaixo, assinale, com “S” (sim), a(s) sugest(ão)ões que você julgue que atenua(m) esses conflitos; e, com “N”, aquela(s) que não interfere(m) nos conflitos:

( ) (i) aumentar o tamanho da memória cache;
( ) (ii) dividir a memória cache L1 em duas unidades: uma L1 de instruções e uma L1 de dados;
( ) (iii) mudar a forma de mapeamento da memória cache;
( ) (iv) inserir um buffer entre o processador e a cache, para receber a informação a ser gravada no sistema de memória.

Selecione a opção que apresente a sequência assinalada.

• S; S; N; N.
• N; S; N; N.
✓ N; S; N; S.
• S; N; S; N.
• N; N; S; S.

Marque a alternativa que contém, respectivamente, a quantidade de miss e de hits ocorridos até o fim da sequência de utilização dos blocos.

• 4; 3.
• 3; 4.
• 4; 7.
✓ 7; 4.
• 8; 3.

Agora, selecione a alternativa que contém a sequência correta dos números das linhas que receberão os blocos.

✓ 1; 4; 7; 2.
• 2; 5; 7; 3.
• 1; 2; 3; 4.
• 2; 4; 6; 1.
• 4; 1; 7; 2.

Para esta questão, assinale, com “V”, a(s) afirmativa(s) que você julgar verdadeira(s) e, com “F”, a(s) que considerar falsa(s).

(_) Em Verilog, a definição “ reg [7:0] Memory[255:0];” define um vetor de registradores com oito (zero a sete) linhas e com uma largura de 256 (0 a 255) bits.
(_) Em Verilog, a definição “ inout” indica que o pino do circuito permite apenas a entrada de valores.
(_) Verilog permite a manipulação de “if ternário” igual à linguagem C/C++. Por exemplo, a linha “ data[7:0] = (~rw && en) ? 8'bz : databuffer[7:0];” consiste em um “if ternário”.
(_) Em manipulação de hardware, o bit menos significativo (LSB; Least Significant Bit - em português, bit menos significativo) é o bit mais à direita, referenciado como “bit 0”.
• V; F; F; V.
• F; V; F; V.
• V; V; F; F.
• V; F; V; F.
✓ F

9. Para a utilização do barramento e de alguns dispositivos de I/O ( Input/ Output - em português, entrada/saída); e, também, de serviços baseados em conexão das redes de comunicação de dados, adota-se um mecanismo denominado handshake. Com o handshake, garante-se que ou o dispositivo ou o canal poderá ser utilizado por aquele que conseguiu fechar a conexão. Para esta questão, sequencie as etapas listadas a seguir, do ponto de vista do solicitante da conexão, de acordo com a ordem em que ocorrem. (_) Envio de um sinal de requisição de uso (REQ). (_) Envio de um sinal ACK. (_) Espera de um sinal de concessão de uso (ACK). (_) Envio das informações.

• 4; 2; 1; 3.
• 1; 3; 4; 2.
✓ 1; 3; 2; 4.
• 3; 1; 2; 4.
• 1; 4; 3; 2.

10. A manipulação da memória cache envolve algumas políticas em relação ao seu mapeamento e à substituição de seus blocos. Estas políticas impactam, diretamente, a sua estruturação. Podemos distinguir o mapeamento em três tipos: memória associativa, mapeamento direto e conjunto associativo. Por sua vez, as políticas de substituição de blocos são divididas em LRU, em LFU e em FIFO. Ainda quanto à substituição dos blocos, podemos destacar as políticas de escrita, de write-back e de write-through. Para esta questão, analise o texto a seguir e complete as lacunas apropriadamente. A estruturação de uma memória cache pode ser dividida nos seguintes campos: (que contém a identificação do bloco) e o próprio conteúdo do bloco. Além desses dois campos básicos, podemos encontrar um campo que informa a última utilização do bloco, quando a política de escrita for do tipo ; um campo que informa a quantidade de acessos ao bloco, quando for usado o ; e um campo que indica se o bloco foi modificado, quando a política de escrita for do tipo . Assinale a alternativa que contém a ordem correta de preenchimento.

• Tag; LRU; LFU; write-through.
• Content; LRU; LFU; write-back.
✓ Tag; LRU; LFU; write-back.
• Tag; LFU; LRU; write-back.
• Tag; FIFO; LFU; write-back.

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Selecione a opção que apresente a sequência assinalada.• S; S; N; N.• N; S; N; N.✓ N; S; N; S.• S; N; S; N.• N; N; S; S.

Marque a alternativa que contém, respectivamente, a quantidade de miss e de hits ocorridos até o fim da sequência de utilização dos blocos.• 4; 3.• 3; 4.• 4; 7.✓ 7; 4.• 8; 3.

Agora, selecione a alternativa que contém a sequência correta dos números das linhas que receberão os blocos.✓ 1; 4; 7; 2.• 2; 5; 7; 3.• 1; 2; 3; 4.• 2; 4; 6; 1.• 4; 1; 7; 2.

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• S; S; N; N.
• N; S; N; N.
✓ N; S; N; S.
• S; N; S; N.
• N; N; S; S.

Marque a alternativa que contém, respectivamente, a quantidade de miss e de hits ocorridos até o fim da sequência de utilização dos blocos.

• 4; 3.
• 3; 4.
• 4; 7.
✓ 7; 4.
• 8; 3.

Agora, selecione a alternativa que contém a sequência correta dos números das linhas que receberão os blocos.

✓ 1; 4; 7; 2.
• 2; 5; 7; 3.
• 1; 2; 3; 4.
• 2; 4; 6; 1.
• 4; 1; 7; 2.