Um componente em VHDL é uma entidade de projeto empregada na arquitetura de outra entidade. Primeiramente o componente deve ser declarado, podendo ...

Um componente em VHDL é uma entidade de projeto empregada na arquitetura de outra entidade. Primeiramente o componente deve ser declarado, podendo ser no corpo da arquitetura antes da palavra reservada BEGIN. Para chamar o componente na região operacional da arquitetura (após a palavra reservada BEGIN), o comando que estabelece a conexão entre as portas da entidade de projeto com as portas da entidade do componente é:


A COMPONENT
B PORT
C PORT MAP
D FUNCTION
E SIGNAL